采用用于结势垒阵列的元件的凹处的肖特基二极管的制作方法

采用用于结势垒阵列的元件的凹处的肖特基二极管的制作方法
【专利摘要】本公开一般地涉及一种肖特基二极管，所述肖特基二极管具有衬底、在所述衬底之上所提供的漂移层和在所述衬底的活性区域之上所提供的肖特基层。结势垒阵列被提供在正好在所述肖特基层下方的漂移层中。所述结势垒阵列的元件通常是漂移层中的掺杂区域。为了增大这些掺杂区域的深度，单独凹处可以被形成在其中将形成所述结势垒阵列的元件的漂移层的表面中。一旦所述凹处被形成在所述漂移层中，在所述凹处附近和底部处的区域被掺杂以形成所述结势垒阵列的相应元件。
【专利说明】采用用于结势垒阵列的元件的凹处的肖特基二极管
[0001]对相关申请的交叉引用
本申请与同此同时提交的题为“SCHOTTKY DIODE”的美国实用新型专利申请号_相
关；并且与同此同时提交的题为“EDGE TERMINATION STRUCTURE EMPLOYING RECESSES FOR
EDGE TERMINATION ELEMENTS”的美国实用新型专利申请号_相关，其公开通过引用以其
全部被结合于此。
【技术领域】
[0002]本公开涉及半导体设备。
【背景技术】
[0003]肖特基二极管利用金属-半导体结，其提供肖特基势垒并且被创建在金属层和掺杂的半导体层之间。对于具有N型半导体层的肖特基二极管，金属层充当正极，并且N型半导体层充当负极。通常，肖特基二极管通过容易地在正向偏置方向上通过电流和在反向偏置方向上阻断电流而 像传统P-η 二极管一样起作用。在金属-半导体结处所提供的肖特基势垒提供优于p-n 二极管的两个独特优点。首先，所述肖特基势垒与较低势垒高度相关联，所述较低势垒高度与较低正向电压降相互关联。因而，需要较小的正向电压来导通设备以及允许电流在正向偏置方向上流动。其次，所述肖特基势垒通常具有比可比的P-n 二极管更小的电容。所述更低电容转化成比P-n 二极管更高的开关速度。肖特基二极管是多数载流子设备并且不显出导致开关损耗的少数载流子行为。
[0004]不幸地，肖特基二极管传统上一直遭受相对低的反向偏置额定电压和高反向偏置漏电流。近年来，北卡罗莱纳、达勒姆的Cree公司已经引入一系列由碳化硅衬底和外延层所形成的肖特基二极管。这些设备已经并且继续通过增大反向偏置额定电压、降低反向偏置漏电流和增大正向偏置电流操控来推进本领域的发展状况。然而，仍然有进一步改进肖特基设备性能以及减少这些设备的成本的需要。

【发明内容】

[0005]本公开一般地涉及一种肖特基二极管，其具有衬底、在所述衬底之上所提供的漂移层和在所述衬底的活性区域之上所提供的肖特基层。结势垒阵列被提供在正好在所述肖特基层下方的漂移层中。所述结势垒阵列的元件通常是所述漂移层中的掺杂区域。为了增大这些掺杂区域的深度，单独凹处可以被形成在其中将形成所述结势垒阵列的元件的漂移层的表面中。一旦所述凹处被形成在所述漂移层中，则在所述凹处附近和底部处的区域被掺杂以形成所述结势垒阵列的相应元件。
[0006]用于肖特基层的金属和用于漂移层的半导体材料可以被选择以在所述漂移层和所述肖特基层之间提供低势垒高度的肖特基结。在一个实施例中，所述肖特基层由钽(Ta)形成并且所述漂移层由碳化硅形成。因而，所述肖特基结的势垒高度可以小于0.9电子伏特。其它材料也适合于形成所述肖特基层和所述漂移层。[0007]在另一个实施例中，所述漂移层具有与所述活性区域相关联的第一表面并且提供边缘终端区域。所述边缘终端区域与所述活性区域基本上横向相邻，并且在某些实施例中可以完全或基本上围绕所述活性区域。所述漂移层掺杂有第一电导率类型的掺杂材料，并且所述边缘终端区域可以包括从所述第一表面延到所述漂移层中的边缘终端凹处。诸如若干同心保护环的边缘终端结构可以被形成在所述边缘终端凹处的底面中。掺杂井(dopedwell)可以被形成在所述边缘终端凹处的底部处的漂移层中。
[0008]在另一个实施例中，由于包括漂移层和肖特基层的上部外延结构被形成在衬底的顶面上，所以所述衬底是相对厚的。在形成所有或至少一部分上部外延结构之后，衬底的底部被移除以有效地使所述衬底“变薄”。因而，作为结果的肖特基二极管具有变薄的衬底，其中在所述变薄衬底的底部上可以形成负极接触。在所述肖特基层之上形成正极接触。
[0009]如同结势垒阵列的元件一样，凹处可以被提供在正好在所述保护环下方的漂移层中。台面保护环可以被提供在所有或一部分活性区域附近的漂移层中。所述台面保护环和所述保护环的元件通常是所述漂移层中的掺杂区域。为了增大这些掺杂区域的深度，单独凹处可以被形成在其中将形成所述台面保护环、保护环和结势垒阵列的元件的漂移层的表面中。一旦所述凹处被形成在所述漂移层中，则在所述凹处附近和底部处的区域被掺杂以形成所述台面保护环、保护环和结势垒阵列的相应元件。
【专利附图】

【附图说明】
[0010]被结合在本说明书中并且形成本说明书的一部分的附图，并且与用来解释本公开的原理的描述一起说明本公开的若干方面。
[0011]图1是根据本 公开的一个实施例的肖特基二极管的横截面视图。
[0012]图2是根据本公开的一个实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。
[0013]图3是根据本公开的第二实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。
[0014]图4是根据本公开的第三实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。
[0015]图5是根据本公开的第四实施例的没有肖特基层和正极接触的肖特基二极管的顶视图。
[0016]图6是根据本公开的一个实施例的具有均匀JB阵列的肖特基二极管的部分横截面视图。
[0017]图7是根据本公开的另一个实施例的具有非均匀JB阵列的肖特基二极管的部分横截面视图。
[0018]图8是根据本公开的一个实施例的为了 JB元件、保护环和台面保护环中的每一个而在漂移层中采用凹处的肖特基二级管的部分横截面视图。
[0019]图9是根据本公开的另一个实施例的为了 JB元件、保护环和台面保护环中的每一个而在漂移层中采用凹处的肖特基二级管的部分横截面视图。
[0020]图10直至25说明用于制造根据在图1中所说明的实施例的肖特基二极管的选择处理步骤。【具体实施方式】
[0021]以下所阐明的实施例表示使得本领域技术人员能够实行本公开的必要信息并且说明实行本公开的最佳方式。在鉴于附图来阅读以下描述时，本领域技术人员将理解本公开的概念并且将认识到没有在此处特别提出的这些概念的应用。应当被理解的是，这些概念和应用落在本公开和所附权利要求的范围内。
[0022]将被理解的是，当诸如层、区域或衬底的元件被称作“在另一个元件上”或延伸“到另一个元件上”时，其可以是直接在所述另一个元件上或直接延伸到所述另一个元件上或也可以存在中间元件。相反地，当元件被称作“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。也将被理解的是，当元件被称作被“连接”或“耦合”到另一个元件时，其可以被直接连接或耦合到所述另一个元件或可以存在中间元件。相反地，当元件被称作被“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
[0023]在此处可以使用诸如“下方”或“上方”或“上部”或“下部”或“水平”或“竖直”之类的相对术语，用以描述如在图中所说明的一个元件、层或区域与另一个元件、层或区域的关系。将被理解的是，这些术语和以上所讨论的那些术语意图包括除在图中所描绘的定向之外的不同的设备定向。
[0024]最初，与图1相关联地提供示范性肖特基二极管10的总体结构的概观。接着所述结构概观的是肖特基二极管10的各种结构和功能方面的细节以及用于制备图1的肖特基二极管10的示范性过程。特别地，此处所描述的实施例将各种半导体层或其中的元件参考为掺杂有N型或P型掺杂材料。掺杂有N型或P型材料指示所述层或元件分别具有N型或P型电导率。N型材料具有带负电荷的电子的多数平衡浓度，并且P型材料具有带正电荷的空穴的多数平衡浓度。用于各种层或元件的掺杂浓度可以被定义为是轻、正常或重掺杂。这些术语是相对术语，其意图将用于一个层或元件的掺杂浓度与另一个层或元件联系起来。
[0025]此外，以下描述集中讨论在肖特基二极管中所使用的N型衬底和漂移层；然而，此处所提供的概念同等地适用于具有P型衬底和漂移层的肖特基二极管。因而，用于所公开的实施例中的各层或元件的掺杂电荷可以被倒置以创建具有P型衬底和漂移层的肖特基二极管。此外，可以使用任何可用技术而由一个或多个外延层形成此处所描述的任何层，并且在不一定偏离本公开的概念的情况下，可以在此处所描述的那些层之间增加未被描述的附加层。
[0026]如所说明的，肖特基二极管10被形成在衬底12上并且具有居于边缘终端区域16内的活性区域14，所述边缘终端区域16可以但不需要完全或基本上围绕所述活性区域14。沿着衬底12的底侧，负极接触18被形成并且可以在活性区域14和边缘终端区域16这两者下方延伸。在衬底12和负极接触18之间可以提供负极欧姆层12，用以促进在其之间的低阻抗耦合。漂移层22沿衬底12的顶侧延伸。所述漂移层22、负极接触18和负极欧姆层20可以沿所述活性区域14和所述边缘终端区域16这两者延伸。
[0027] 在活性区域14中，肖特基层24居于漂移层22的顶面之上，并且正极接触26居于肖特基层24之上。如所描绘的，可以在肖特基层24和正极接触26之间提供势垒层28，用以防止来自肖特基层24和正极接触26中之一的材料扩散到另一个中。特别地，活性区域14基本上对应于其中肖特基二极管10的肖特基层24居于漂移层22之上的区域。只为了说明，假定衬底12和漂移层22是碳化硅(SiC)。此外在以下讨论用于这些和其它层的其它材料。
[0028]在所说明的实施例中，衬底12被重掺杂并且漂移层22被相对轻掺杂有N型材料。漂移层22可以被基本上均匀地掺杂或以梯度方式掺杂。例如，漂移层22的掺杂浓度可以从在衬底12近旁是相对更重掺杂过渡到在邻近肖特基层24的漂移层22的顶面近旁是更轻掺杂。此外在以下提供掺杂细节。
[0029]在肖特基层24之下，沿漂移层22的顶面提供多个结势垒(JB)元件30。掺杂在具有P型材料的漂移层22中的选择区域形成这些JB元件30。因而，每个JB元件30从漂移层22的顶面延伸到漂移层22中。JB元件30 —起形成JB阵列。JB元件30可以采取各种形状，如在图2直至5中所说明的。如在图2中所说明的，每个JB元件30是基本上跨活性区域14而延伸的单一、长的细长条，其中JB阵列是多个平行JB元件30。在图3中，每个JB元件30是短的细长短划线(dash)，其中所述JB阵列具有多个短划线的平行排(row)短划线，所述多个短划线被线性排成一直线以跨所述活性区域14而延伸。在图4中，JB元件30包括多个细长条(30 ')和多个岛(30 ")。如此外在以下所描述的，所述细长条和所述岛可以具有基本上相同或基 本上不同的掺杂浓度。在图5中，JB元件30包括较小圆形岛的阵列，其中利用较小圆形岛的阵列将多个较大矩形岛均匀地分散开。JB元件30和由其所形成的最终JB阵列的其它形状和配置将由本领域技术人员在阅读此处所提供的公开之后意识到。
[0030]继续参考与图2直至5相关联的图1，边缘终端区域16包括在漂移层22的顶面中所形成的并且基本上围绕活性区域14的凹槽。该凹槽被称作边缘终端凹处32。所述边缘终端凹处32的存在提供台面，所述台面由漂移层22中的边缘终端凹处32围绕。在选择的实施例中，在边缘终端凹处32的表面和台面的底面之间的距离在大约0.2和0.5微米之间并且可能是大约0.3微米。
[0031]在居于边缘终端凹处32的底面下方的一部分漂移层22中形成至少一个凹井(recess well) 34。通过利用P型材料来轻掺杂居于边缘终端凹处32的底面下方的一部分漂移层22来形成所述凹井34。因而，所述凹井34是在漂移层22内的轻掺杂P型区域。沿着边缘终端凹处32的底面和在凹井34内，形成多个同心保护环36。通过利用P型掺杂材料来重掺杂凹井34的对应部分来形成所述保护环36。在选择的实施例中，所述保护环与彼此间隔开并且从边缘终端凹处32的底面延伸到凹井34中。
[0032]除了居于边缘终端凹处32中的保护环36之外，可以在由边缘终端凹处32所形成的台面的外围周围提供台面保护环38。通过利用P型材料重掺杂所述台面的顶面的外部来形成所述台面保护环38，使得所述台面保护环38在活性区域14的外围附近形成并且延伸到所述台面中。虽然在图2直至5中被说明为基本上是矩形的，所述边缘终端凹处32、保护环36和台面保护环38可以是任何形状的并且将通常对应于活性区域14的外围的形状，其在所说明的实施例中是矩形。这三个元件中的每一个可以在活性区域14附近提供连续或间断(即虚线、有点线等等)的环路。
[0033]在第一实施例中，图6提供活性区域14的一部分的放大视图并且被用于帮助识别在肖特基二极管10的操作期间起作用的各种p-n结。对于该实施例，假定JB元件是细长条(如在图2中所说明的)。在存在JB元件30的情况下，在活性区域14附近有至少两种类型的结。第一个被称作肖特基结J1，并且是在肖特基层24和漂移层22的顶面的不具有JB元件30的那些部分之间的任何金属-半导体(m-s)结。换句话说，肖特基结Jl是在肖特基层24和漂移层的顶面的在两个相邻JB元件30或JB元件30和台面保护环38 (未示出)之间的那些部分之间的结。第二个被称作JB结J2，并且是在JB元件30和漂移层22之间的任何p-n结。
[0034]由于肖特基二极管10被正向偏置，所以肖特基结Jl在JB结J2导通之前导通。在低正向电压处，肖特基二极管10中的电流输送由在肖特基结Jl两端所注入的多数载流子(电子)支配。因而，肖特基二极管10像传统肖特基二极管一样起作用。在该配置中，有很少的或没有少数载流子注入，并且因而没有少数电荷。结果，肖特基二极管10能够在正常操作电压处有快速开关速度。
[0035]当肖特基二极管10被反向偏置时，相邻于JB结J2而形成的耗尽区域扩展，用以阻断通过肖特基二极管10的反向电流。结果，所扩展的耗尽区域发挥作用，用以既保护肖特基结J1，又限制肖特基二极管10中的反向漏电流。在JB元件30的情况下，肖特基二极
管10像PIN 二极管一样工作。
[0036]在另一个实施例中，图7提供活性区域14的一部分的放大视图并且被用于帮助识别在肖特基二极管10的操作期间起作用的各种p-n结。对于该实施例，假定有两种类型的JB元件30:成条的较 低掺杂JB元件30 ’和岛状的较高掺杂JB元件30 "(如在图4中所说明的)。再次，肖特基结Jl是在肖特基层24和在漂移层的顶面的在两个相邻JB元件30或JB元件30和台面保护环38 (未示出)之间的那些部分之间的任何金属-半导体结。初级JB结J2是在条JB元件30 ’和漂移层22之间的任何p-n结。二级JB结J3是在岛JB元件30 "和漂移层22之间的任何p-n结。在该实施例中，假定条JB元件30 '以相同于或低于岛JB元件30 "的浓度掺杂有P型材料。
[0037]肖特基二极管10的活性区域14的由较低掺杂JB元件30’和较高掺杂JB元件30 "所占据的表面面积与活性区域14的总表面面积的比可以影响肖特基二极管10的反向漏电流和正向电压降这两者。例如，如果由较低和较高掺杂JB元件30'、30 "所占据的面积相对于活性区域14的总面积被增大，则反向漏电流可以被减小，但是肖特基二极管10的正向电压降可能增大。因而，对活性区域14的由较低和较高掺杂JB元件30 '和30 "所占据的表面面积的比的选择可以带来在反向漏电流和正向电压降之间的权衡。在一些实施例中，活性区域14的由较低和较高掺杂JB元件30 '、30 "所占据的表面面积与活性区域14的总表面面积的比可以在大约2%和40%之间。
[0038]由于肖特基二极管10被正向偏置超过第一阈，肖特基结Jl在初级JB结J2和次级JB结J3之前导通，并且所述肖特基二极管10在低正向偏置电压处显出传统肖特基二极管行为。在低正向偏置电压处，肖特基二极管10的操作由多数载流子在肖特基结Jl两端的注入所支配。由于在正常操作条件下缺乏少数载流子注入，肖特基二极管10可以具有非常快的开关能力，其通常是肖特基二极管的特性。
[0039]如所指示的，对于肖特基结Jl的导通电压低于对于初级和次级JB结J2、J3的导通电压。所述较低和较高掺杂JB元件30 '、30 "可以被设计使得如果正向偏置电压继续增大超过第二阈，则二级JB结J3将开始导电。如果正向偏置电压增大超过第二阈，诸如在通过肖特基二极管10的电流浪涌的情况下，则二级JB结J3将开始导电。一旦二级JB结J3开始导电，则肖特基二极管10的操作由少数载流子在二级结J3两端的注入和重组所支配。在这种情况下，肖特基二极管10的导通电阻可以减小，其对于给定电流级又可以减小由肖特基二极管10所耗散的功率量，并且可以帮助防止热逸散。
[0040]在反向偏置条件下，由初级和次级JB结J2和J3所形成的耗尽区域可以扩展以阻断通过肖特基二极管10的反向电流，因而保护肖特基结Jl并且限制在肖特基二极管10中的反向漏电流。再次，当被反向偏置时，肖特基二极管10可以基本上像PIN 二极管一样发挥作用。
[0041]特别地，根据本发明的一些实施例的肖特基二极管10的电压阻断能力由较低掺杂JB元件30丨的厚度和掺杂所确定。当充分大的反向电压被施加到肖特基二极管10时，较低掺杂JB元件30'中的耗尽区域将穿通到与漂移层22相关联的耗尽区域。结果，大的反向电流被准许流经肖特基二极管10。由于较低掺杂JB元件30 '跨活性区域14而被分布，该反向击穿可以被均匀地分布和控制，使得其不损坏肖特基二极管10。基本上，肖特基二极管10的击穿被定位于较低掺杂JB元件30 ’的穿通，所述穿通导致跨活性区域14而被均匀分布的击穿电流。结果，肖特基二极管10的击穿特性可以被控制，使得大的反向电流可以在不损坏或破坏肖特基二极管10的情况下被耗散。在一些实施例中，较低掺杂JB元件30丨的掺杂可以被选择，使得穿通电压稍小于另外可以由肖特基二极管10的边缘终端所支持的最大反向电压。
[0042]在图1中所示出的边缘终端区域16的设计此外增强肖特基二极管10的正向和反向电流和电压特性这两者。特别地，尤其当反向电压增大时，电场倾向于在肖特基层24的外围附近构建。当电场增大时，反向漏电流增大，反向击穿电压减小，并且当超过击穿电压时控制雪崩电流的能力被减小。这些特性中的每一个与提供具有低反向漏电流、高反向击穿电压和被控制的雪崩 电流的肖特基二极管10的需要背道而驰。
[0043]幸运地，在肖特基层24或活性区域14周围提供保护环36通常倾向于减小电场在肖特基层24外围附近的积聚(buildup)。在选择的实施例中，诸如在图1中所示出的，在居于边缘终端凹处32的底部处的掺杂凹井34中提供保护环36已经被证明比仅仅在漂移层22的顶面中和在提供JB元件30的相同平面中提供保护环36多得多地减小这些电场的积聚。使用台面保护环38甚至提供进一步的灭磁(field suppression)。虽然没有特别说明，台面保护环38可以包裹于在漂移层22中所形成的台面的边缘之上并且延伸到边缘终端凹处32中。在这样的实施例中，所述台面保护环38可以或可以不与另一个保护环36组合，其通常与彼此间隔开。
[0044]因此，边缘终端区域16和JB元件30的设计在确定肖特基二极管10的正向和反向电流和电压特性中起重要作用。如以下进一步详细描述的，使用离子植入来形成JB元件
30、保护环36、台面保护环38和凹井34，其中适当掺杂材料的离子被植入到漂移层22的暴露顶面中。申请者已经发现，使用更深的掺杂区域来形成所述JB元件30、保护环36、台面保护环38和甚至凹井34已经被证明在肖特基层24附近提供极好的电场抑制以及甚至进一步被改进的电流和电压特性。不幸地，当漂移层22由某种程度上抗离子植入的材料、诸如SiC形成时，创建以相对均匀和经控制的方式被掺杂的相对深的掺杂区域是有挑战性的。
[0045]参考图8，根据可替换实施例说明了肖特基二极管10的漂移层22和肖特基层24。如所说明的，在被蚀刻到漂移层22的顶面中的对应凹处附近的漂移层22中形成JB元件30、保护环36和台面保护环38中的每个。在活性区域14中，多个JB元件凹处40和台面保护环38被蚀刻到漂移层22中。在边缘终端区域16中，边缘终端凹处32被蚀刻在漂移层22中，并且然后，保护环凹处42在边缘终端凹处32的底面中被蚀刻到漂移层22中。如果期望，可以通过选择性掺杂边缘终端凹处32来形成凹井34。一旦形成JB元件凹处40、保护环凹处42、台面保护环凹处44和边缘终端凹处32，沿所述凹处的侧部以及在所述凹处底部处的区域被选择性地掺杂以形成杯或沟(trough)状的JB元件30、保护环36和台面保护环38。通过将凹处蚀刻到漂移层22中，可以往漂移层22中更深地形成相应的JB元件30、保护环36和台面保护环38。如所注意到的，这对于SiC设备是特别有益的。各种JB元件凹处40、保护环凹处42和台面保护环凹处44的深度和宽度可以是相同或不同的。当描述特定凹处的宽度时，所述宽度指的是具有宽度、长度和深度的凹处的较窄横向尺寸。在一个实施例中，任何凹处的深度至少是0.1微米，并且任何凹处的宽度至少是0.5微米。在另一个实施例中，凹处的深度至少是1.0微米，并且任何凹处的宽度至少是3.0微米。
[0046]参考图9，另一个实施例被提供，其采用JB元件凹处40、保护环凹处42和台面保护环凹处44。然而，在该实施例中，没有边缘终端凹处32、台面保护环凹处44或台面保护环38。代替地，在与JB元件凹处40相同的平面上形成保护环凹处42，并且沿这些凹处的侧部和在这些凹处的底部处形成JB元件30和保护环36。在图7和8的实施例的任一个中，凹井34是可选的。
[0047]虽然以上实施例的目的在于肖特基二极管10，但边缘终端区域16的所有预期结构和设计，包括凹井34、保护环36和保护环凹处42的结构和设计，同等地适用于在活性区域外围附近遭受不利场效应的其它半导体设备。可以受益于边缘终端区域16的预期结构和设计的示范性设备包括所有类型的场效应晶体管(FET)、绝缘栅双极晶体管(IGBT)和栅极关断晶闸管(GT0)。
[0048]影响肖特基二极管10的正向和反向电流和电压特性这两者的另一个特性是与肖特基结(图6和7)相关联的势垒高度，所述肖特基结Jl再次是在金属肖特基层24和半导体漂移层22之间的金属-半导体结。当诸如肖特基层24的金属层与诸如漂移层22的半导体层极邻近时，在所述两个层之间产生本地电势鱼(native potential barrier)。与肖特基结JI相关联的势垒高度对应于本地电势垒。由于不存在外部电压的施加,该本地电势垒防止大多数电荷载体(电子或空穴)从一层移动到另一层。当施加外部电压时，从半导体层的角度，本地电势垒将有效地增大或减小。特别地，当施加外部电压时，从金属层的角度，电势垒将不改变。
[0049]当具有N型漂移层22的肖特基二极管10被正向偏置时，在肖特基层24处施加正电压有效地减小本地电势垒并且使电子从半导体流动跨越金属-半导体结。本地电势垒的大小并且因而势垒高度对用以克服本地电势垒并且使电子从半导体层向金属层流动所必要的电压量产生影响。事实上，当肖特基二极管被正向偏置时，电势垒被减小。当肖特基二极管10被反向偏置时，电势垒被大大增大并且发挥作用以阻断电子流动。
[0050]被用以形成肖特基层24的材料很大程度地决定与肖特基结Jl相关联的势垒高度。在许多应用中，优选低势垒高度。较低势垒高度允许以下各项中之一。首先，具有较小活性区域14的较低势垒高度设备可以被改进以具有与具有较大活性区域14和较高势垒高度的设备相同的额定正向导通和操作电流和电压。换句话说，具有较小活性区域14的较低势垒高度设备可以在给定电流处与具有较高势垒高度和较大活性区域14的设备支持相同的正向电压。可替换地，当这两个设备具有相同尺寸的活性区域14时，当与较高势垒高度设备操控相同或相似的电流时，较低势垒高度设备可以具有较低正向导通和操作电压。较低势垒高度也降低设备的正向偏置导通电阻，其帮助使得设备更高效并且生成较少热，所述热对于设备可能是破坏性的。与采用SiC漂移层22的肖特基应用中的低势垒高度相关联的示范性金属(包括合金)包括但不限于钽(Ta)、钛(Ti)、铬(Cr)和铝(Al)，其中钽与该组的最低势垒高度相关联。所述金属被定义为低势垒高度电缆(cable)金属。虽然势垒高度是用于肖特基层24的材料、用于漂移层22的材料、并且可能地漂移层22中的掺杂程度的函数，但利用某些实施例可以实现的示范性势垒高度小于1.2电子伏特(eV)、小于1.leV、小于1.0eV、小于0.9eV并且小于大约0.8eV。
[0051]现在转到图10-24，提供了用于制造诸如在图1中所说明的那个之类的肖特基二极管10的示范性过程。在该示例中，假定JB元件30是细长条，如在图2中所说明的。贯穿所述过程的描述，概述了示范性材料、掺杂类型、掺杂级、结构尺寸和所选择的可替换方案。这些方面仅仅是说明性的，并且此处所公开的概念和随后的权利要求不被限制于这些方面。
[0052]如在图10中所示出的，所述过程通过提供N掺杂、单晶、4H SiC衬底12而开始。衬底12可以具有各种晶体多型，诸如2H、4H、6H、3C等等。所述衬底也可以由诸如氮化镓(GaN)、砷化镓(GaAs)、硅(Si)、锗(Ge)、SiGe等等的其它材料系统形成。N掺杂的SiC衬底12的电阻率在一个实施例中在大约10毫欧-厘米和30毫欧-厘米之间。初始衬底12可以具有在大约200微米和500微米之间的厚度。
[0053] 漂移层22可以在衬底12之上逐渐形成并且在原处被掺杂，其中漂移层22在其逐渐形成时被掺杂有N型掺杂材料，如在图11中所示出的。特别地，在形成漂移层22之前，可以在衬底12上形成一个或多个缓冲层(未示出)。所述缓冲层可以被用作成核层并且相对重地掺杂有N型掺杂材料。所述缓冲层在某些实施例中可以在从0.5至5微米的范围内变化。
[0054]漂移层22可以贯穿地被相对均匀地掺杂或可以贯穿其全部或一部分而采用梯度掺杂。对于均匀掺杂的漂移层22，掺杂浓度在一个实施例中可以在大约2 X IO15CnT3和
IX IO16CnT3之间。在梯度掺杂的情况下，掺杂浓度在衬底12近旁的漂移层22的底部处最高并且在肖特基层24近旁的漂移层22的顶部处最低。所述掺杂浓度通常以逐步或连续方式从在漂移层22的底部处或底部近旁的点至在其顶部处或顶部近旁的点减小。在采用梯度掺杂的一个实施例中，漂移层22的较低部分可以以大约I X IO15CnT3的浓度被掺杂并且漂移层22的较高部分可以以大约5 X IO16CnT3的浓度被掺杂。在采用梯度掺杂的另一个实施例中，漂移层22的较低部分可以以大约5X IO15CnT3的浓度被掺杂并且漂移层22的较高部分可以以大约I X IO16CnT3的浓度被掺杂。
[0055]在选择的实施例中，取决于所期望的反向击穿电压，漂移层22可以在四和十微米厚之间。在一个实施例中，漂移层22是大约每100伏特的所期望反向击穿电压一微米厚。例如，具有600伏特的反向击穿电压的肖特基二极管10可以有具有大约六微米的厚度的漂移层22。
[0056]一旦漂移层22被形成，则顶面被蚀刻以创建边缘终端凹处32，如在图12中所示出的。基于所期望的设备特性，边缘终端凹处32将在深度和宽度上变化。在具有600V的反向击穿电压和可以操控持续的50A正向电流的肖特基二极管10的一个实施例中，边缘终端凹处32具有在大约0.2和0.5微米之间的深度和在大约10和120之间的宽度，其将最终取决于在所述设备中采用了多少保护环36。
[0057]其次，通过利用P型材料选择性地植入居于边缘终端凹处32的底部处的一部分漂移层22来形成凹井34，如在图13中所示出的。例如，具有600伏特的反向击穿电压并且能够操控持续的50A正向电流的肖特基二极管10可以具有以在大约5 X IO16CnT3和2 X IO17CnT3之间的浓度被轻掺杂的凹井34。凹井34可以是在大约0.1和0.5微米深之间并且具有基本上对应于边缘终端凹处32的宽度的宽度。
[0058]一旦凹井34被形成，则通过利用P型材料选择性地植入漂移层22的顶面的对应部分(包括边缘终端凹处32的底面)来形成JB元件30、台面保护环38和保护环36，如在图14中所示出的。JB元件30、台面保护环38和保护环36是相对重掺杂的并且可以使用相同离子植入过程而被同时形成。在一个实施例中，具有600伏特的反向击穿电压和能够操控持续的50A正向电流的肖特基二极管10可以具有都以在大约5 X IO17CnT3和5 X IO19CnT3之间的浓度被掺杂的JB元件30、台面保护环38和保护环36。在其它实施例中，这些元件可以使用相同或不同的离子植入过程、以不同浓度被掺杂。例如，当JB元件30的JB阵列包括如在图4和5中所提供的不同形状或尺寸时，或在不同JB元件30具有不同深度的地方。在相邻JB元件30之间、在台面保护环38和JB元件30之间和在相邻保护环36之间的深度和间隔可以基于所期望的设备特性而变化。例如，这些元件的深度可以在从0.2到大于
1.5微米的范围内变化，并且相应元件可以与彼此间隔开大约一和四微米之间。
[0059]对于像在图8和9中所说明的那些、采用JB元件凹处或台面保护环凹处44或保护环凹处42的实施例，相应 JB元件30、台面保护环38和保护环36更容易往漂移层22中更深地形成。对于由SiC所形成的漂移层22，相应凹处的深度可以在大约0.1和1.0微米之间并且具有在大约1.0和5.0微米之间的宽度。因而，JB元件30、台面保护环38和保护环36的总深度可以容易地延伸至如从漂移层22的顶面所测量的在0.5和1.5之间的深度。
[0060]如在图15中所说明的，在漂移层22的顶面(包括边缘终端凹处32的底面)之上形成热氧化物层46。对于SiC漂移层22，氧化物是二氧化硅(Si02)。热氧化物层46可以充当钝化层，所述钝化层为漂移层22和其中所形成的各种元件的保护或性能给予帮助。其次，如在图16中所示出的，与活性区域14相关联的热氧化物层46的部分被移除以形成其中将形成肖特基层24的肖特基凹处48。
[0061]一旦肖特基凹处48被形成，则在由肖特基凹处48所暴露的部分漂移层22之上形成肖特基层24，如在图17中所说明的。肖特基层24的厚度将基于所期望的设备特性和用以形成肖特基层24的金属而变化，并且将通常在大约100和4500埃之间。对于参考的600V设备，由钽(Ta)所形成的肖特基层24可以在大约200和1200埃之间；由钛(Ti)所形成的肖特基层24可以在大约500和2500埃之间；并且由铝(Al)所形成的肖特基层24可以在大约3500和4500埃之间。如以上所注意到的，特别是当连同SiC—起使用以形成肖特基结时，钽(Ta)与非常低的势垒高度相关联。钽(Ta)相对于SiC也是非常稳定的。
[0062]取决于用于肖特基层24和将被形成的正极接触26的金属，可以在肖特基层24之上形成一个或多个势垒层28，如在图18中所示出的。所述势垒层28可以由钛钨合金(TiW)、钛镍合金(TiN)、钽(Ta)和任何其它合适材料形成并且在选择的实施例中可以在大约75和400埃厚之间。所述势垒层28帮助防止在用以形成肖特基层24和将被形成的正极接触26的金属之间的扩散。特别地，在其中肖特基层24是钽(Ta)并且将被形成的正极接触26由铝(Al)形成的某些实施例中不使用所述势垒层28。所述势垒层28通常在其中肖特基层是钛(Ti)并且将被形成的正极接触26由铝(Al)形成的实施例中是有益的。
[0063]其次，在肖特基层24或(如果存在)势垒层28之上形成正极接触26，如在图19中所示出的。正极接触26通常相对厚、由金属形成，并且充当用于肖特基二极管10的正极的接合焊盘。所述正极接触26可以由铝(Al)、金(Au)、银(Ag)等等形成。
[0064]然后至少在正极接触26和热氧化物层46的暴露表面之上形成密封层50，如在图20中所说明的。所述密封层50可以是诸如氮化硅(SiN)的氮化物并且充当保形涂层以保护下面的层不受不利环境条件。为了此外抵抗划痕或类似机械损坏的保护，可以在所述密封层50之上提供聚酰亚胺层52，如在图21中所说明的。所述聚酰亚胺层52的中央部分被移除以在所述密封层50之上提供正极开口 54。在该示例中，所述聚酰亚胺层52被用作蚀刻掩模，所述蚀刻掩模具有以正极接触26为中心的正极开口 54。其次，由正极开口 54所暴露的密封层50的部分被移除以暴露正极接触26的顶面，如在图22中所说明的。最终，接合线等等可以通过密封层50中的正极开口 54而被焊接或用别的方式连接到正极接触26的顶面。
[0065]在该点上，处理从肖特基二极管10的前侧(顶部)转换到肖特基二极管10的后侧(底部)。如在图23中所说明的，基本上通过经由磨削、蚀刻或类似的过程移除衬底12的底部来使衬底12变薄。对于600V参考肖特基二极管10，衬底12在第一实施例中可以被变薄至在大约50和200微米之间的厚度，并且在第二实施例中在大约75和125微米之间。使衬底12变薄或另外采用薄衬底12减小在肖特基二极管10的正极和负极之间的总的电和热阻并且允许设备操 控更高的电流密度而没有过热。
[0066]最后，利用诸如镍(Ni)、硅化镍(NiSi)和铝化镍(NiAl)之类的欧姆金属在变薄的衬底12的底部上形成负极欧姆层20，如在图24中所说明的。在采用聚酰亚胺层52的实施例中，所述负极欧姆层20可以被激光退火，而不是以高温烘烤整个设备以使所述欧姆金属退火。激光退火允许欧姆金属被充分加热用于退火，但是不将设备的其余部分加热至将会另外损坏或破坏聚酰亚胺层52的温度。一旦负极欧姆层20被形成并且被退火，则在所述负极欧姆层20之上形成负极接触18以提供用于肖特基二极管10的焊接或类似的接口，如在图25中所说明的。
[0067]利用此处所公开的概念，非常高性能的肖特基二极管10可以被设计用于需要各种操作参数的各种应用。与DC正向偏置电流相关联的电流密度在某些实施例中可以超过440安培/厘米，并且在其它实施例中可以超过500安培/厘米。此外，肖特基二极管10在各种实施例中可以被构造以具有大于0.275,0.3,0.325,0.35,0.375和0.4安培/皮可法拉(A/pF)的DC正向偏置电流密度与反向偏置正极负极电容的比，其中当肖特基二极管被反向偏置到活性区域基本上被全耗尽的点时，所述反向偏置正极负极电压被确定。
[0068]本领域技术人员将意识到对本公开的实施例的改进和修改。所有这样的改进和修改被认为是在此处所公开的概念和随后的权利要求的范围内。
【权利要求】
1.一种半导体设备，包括 具有第一表面的漂移层，所述第一表面具有活性区域和多个结势垒元件凹处，其中所述漂移层掺杂有第一电导率类型的掺杂材料； 在所述第一表面的活性区域上的用以形成肖特基结的肖特基层；和 多个第一掺杂区域，其延伸到在所述多个结势垒元件凹处中对应多个的附近的漂移层中，并且在所述肖特基结下方的漂移层中形成结势垒元件的阵列，其中所述多个第一掺杂区域掺杂有第二电导率类型的掺杂材料，所述第二电导率类型与所述第一电导率类型相对。
2.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中的每一个具有底部和至少一个侧部，并且所述多个第一掺杂区域中的每一个延伸到在所述多个结势垒元件凹处中对应一个的所述底部和至少一个侧部附近的漂移层中。
3.根据权利要求1所述的半导体设备，其中所述结势垒元件阵列中的结势垒元件在所述漂移层内与彼此分离。
4.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的深度至少是0.1微米。
5.根据权利要求4所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的宽度至少是0.5微米。
6.根据权利要求 1所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的宽度至少是0.5微米。
7.根据权利要求1所述的半导体设备，其中所述漂移层此外与边缘终端区域相关联，所述边缘终端区域与所述活性区域基本上横向相邻并且包括边缘终端结构。
8.根据权利要求7所述的半导体设备，其中所述边缘终端结构包括多个保护环，并且所述漂移层的第一表面包括多个保护环凹处，使得所述多个保护环中至少一些是延伸到在所述多个保护环凹处中对应多个的附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。
9.根据权利要求8所述的半导体设备，其中所述多个保护环中的保护环在所述漂移层内与彼此分离。
10.根据权利要求7所述的半导体设备，其中所述边缘终端区域具有从所述第一表面延伸到所述漂移层中的边缘终端凹处，并且所述边缘终端结构包括在所述边缘终端凹处的底面中所形成的多个保护环。
11.根据权利要求10所述的半导体设备，其中所述边缘终端凹处的底面包括多个保护环凹处，使得所述多个保护环中的至少一些是延伸到在所述多个保护环凹处中对应多个的附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。
12.根据权利要求11所述的半导体设备，其中所述边缘终端凹处和所述多个保护环基本上在所述活性区域附近延伸。
13.根据权利要求10所述的半导体设备，其中凹井被形成在所述边缘终端凹处的底面下方的漂移层中，并且所述凹井掺杂有第二电导率类型的掺杂材料。
14.根据权利要求10所述的半导体设备，其中所述活性区域被提供在所述漂移层中的台面上，并且此外包括基本上在所述肖特基层附近延伸的台面保护环，使得所述台面保护环居于所述肖特基层和所述多个保护环之间。
15.根据权利要求14所述的半导体设备，其中在所述活性区域附近的漂移层的第一表面包括台面保护环凹处，使得所述台面保护环是延伸到在所述台面保护环凹处附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。
16.根据权利要求1所述的半导体设备，其中所述肖特基层由具有低势垒高度能力的金属形成。
17.根据权利要求16所述的半导体设备，其中所述肖特基层的具有低势垒高度能力的金属包括钽。
18.根据权利要求16所述的半导体设备，其中所述肖特基层的具有低势垒高度能力的金属包括由钛、铬和铝所构成的组中至少之一。
19.根据权利要求16所述的半导体设备，其中所述肖特基层的具有低势垒高度能力的金属基本上由钽构成。
20.根据权利要求1所述的半导体设备，其中所述肖特基结具有小于0.9电子伏特的势垒高度。
21.根据权利要求1所述的半导体设备，其中所述漂移层被形成在变薄的衬底之上，所述变薄的衬底在形成所述漂移层之后被变薄，并且在所述变薄的衬底的底面之上形成负极接触。
22.根据权利要求1所述的半导体设备，其中所述漂移层主要地以梯度方式掺杂有第一电导率类型的掺杂材料，其中所述漂移层在所述漂移层的第一表面近旁具有较低掺杂浓度并且在其第二表面近旁意图较高的掺杂浓度，所述第二表面基本上与所述第一表面相对。
23.根据权利要求1所述的半导体设备，其中所述漂移层包括碳化硅。
24.根据权利要求1所述的半导体设备，其中所述漂移层和所述肖特基层是肖特基二极管的部分。
25.根据权利要求24所述的半导体设备，其中所述半导体设备当被正向偏置时支持至少440安培/厘米的DC电流密度。
26.根据权利要求24所述的半导体设备，其中所述半导体设备当被正向偏置时支持至少500安培/厘米的DC电流密度。
27.根据权利要求24所述的半导体设备，其中DC正向偏置电流密度与反向偏置正极负极电容的比至少是0.275安培/皮可法拉(A/pF)，其中当所述肖特基二极管被反向偏置到所述活性区域基本上被全耗尽的点时，反向偏置正极负极电压被确定。
28.根据权利要求24所述的半导体设备，其中DC正向偏置电流密度与反向偏置正极负极电容的比至少是0.3安培/皮可法拉(A/pF)，其中当所述肖特基二极管被反向偏置到所述活性区域基本上被全耗尽的点时，反向偏置正极负极电压被确定。
29.根据权利要求24所述的半导体设备，其中DC正向偏置电流密度与反向偏置正极负极电容的比至少是0.35安培/皮可法拉(A/pF)，其中当所述肖特基二极管被反向偏置到所述活性区域基本上被全耗尽的点时，反向偏置正极负极电压被确定。
30.根据权利要求1所述的半导体设备，其中所述漂移层和所述肖特基层是碳化硅肖特基二极管的部分。
【文档编号】H01L29/861GK104025302SQ201280044079
【公开日】2014年9月3日 申请日期:2012年9月7日 优先权日:2011年9月11日
【发明者】J.P.亨宁, Q.张, S-H.刘, A.K.阿加瓦尔, J.W.帕尔莫尔, S.艾伦 申请人:科锐