堆叠纳米线制造方法
【专利摘要】本发明公开了一种堆叠纳米线制造方法，包括：在衬底上形成介质堆叠结构；在介质堆叠结构中刻蚀形成第一沟槽；在介质堆叠结构中、第一沟槽的侧面刻蚀形成第二沟槽；在第一和第二沟槽中外延生长半导体材料；去除介质堆叠结构，留下半导体材料；减薄半导体材料，形成纳米线堆叠。依照本发明的堆叠纳米线制造方法，采用交叠的多层介质材料以利于选择性刻蚀形成纳米线阵列，减少了工艺步骤，降低了成本，提高了器件的可靠性。
【专利说明】堆叠纳米线制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种堆叠纳米线的制造方法。【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004]在全环绕纳米线多栅器件中，目前主流采用的栅极结构是多条纳米线层叠、平行堆叠设置构成的纳米线阵列，其制作过程通常是先沉积较薄的栅极材料层，然后依次刻蚀形成纳米线。在刻蚀过程中，由于曝光/光刻精度的限制以及刻蚀过程选择性的限制，形成的纳米线阵列往往精度较低、保形性较差，容易造成图形失真，难以用于大规模高度集成的小尺寸器件。
【发明内容】
[0005]由上所述，本发明的目的在于提供一种能低成本、高效的堆叠纳米线制造方法。
[0006]为此，本发明提供了一种堆叠纳米线制造方法，包括:在衬底上形成介质堆叠结构；在介质堆叠结构中刻蚀形成第一沟槽；在介质堆叠结构中、第一沟槽的侧面刻蚀形成第二沟槽；在第一和第二沟槽中外延生长半导体材料；去除介质堆叠结构，留下半导体材料；减薄半导体材料，形成纳米线堆叠。
[0007]其中，介质堆叠结构包括层叠的多个第一介质层与多个第二介质层。
[0008]其中，第一介质层与第二介质层材料不同。
[0009]其中，第一介质层和/或第二介质层材料包括氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳(DLC)、高k材料、光刻胶及其组合。
[0010]其中，采用各向异性刻蚀方法刻蚀形成第一沟槽。
[0011]其中，采用各向同性刻蚀方法刻蚀形成第二沟槽。
[0012]其中，半导体材料包括S1、Ge、SiGe合金、SiGeSn合金、II1-V族半导体材料、I1-VI族半导体材料及其组合。
[0013]其中，采用湿法腐蚀和/或干法刻蚀去除介质堆叠结构。
[0014]其中，减薄半导体材料的步骤包括:氧化半导体材料，使其表面形成氧化层；去除氧化层，留下纳米线堆叠。
[0015]其中，减薄半导体材料的步骤包括:各向同性刻蚀半导体材料，形成纳米线堆叠。
[0016]其中，外延生长半导体材料的工艺包括PECVD、UHVCVD, HDPCVD, MOCVD, MBE、ALD、热分解、选择性外延、分子束外延及其组合
[0017]其中，纳米线堆叠和/或第二沟槽位于与第一介质层或者第二介质层对应的位置处。
[0018]其中，第二沟槽的宽度小于所在介质层厚度的1/4。
[0019]其中，第二沟槽的剖面形态是矩形、梯形、倒梯形、Σ形、D形、C形。
[0020]其中，氧化层厚度为第一沟槽宽度，剩余半导体材料厚度为第二沟槽宽度。
[0021]依照本发明的堆叠纳米线制造方法，采用交叠的多层介质材料以利于选择性刻蚀形成纳米线阵列，减少了工艺步骤，降低了成本，提高了器件的可靠性。
【专利附图】
【附图说明】
[0022]以下参照附图来详细说明本发明的技术方案，其中:
[0023]图1至图7为依照本发明的制造方法各步骤的剖面示意图；以及
[0024]图8为依照本发明的制造方法的示意性流程图。
【具体实施方式】
[0025]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能低成本、高效的堆叠纳米线制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0026]以下将结合图8的流程图并且参照图1至图7的剖面示意图来详细说明依照本发明的半导体器件制造方法各步骤。
[0027]如图1所示，在衬底上形成介质堆叠结构。
[0028]提供衬底I。衬底I依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，衬底I为体Si或SOI以便与CMOS工艺兼容而用于制作大规模集成电路。
[0029]在衬底I 上通过 LPCVD、PECVD、UHVCVD、HDPCVD、热氧化、化学氧化、MBE、ALD、蒸
发、溅射等常规方法，依次沉积(多个)第一介质层2A和(多个)第二介质层2B，并循环多次交替沉积，形成层2A/2B的多个交叠结构。层2A和层2B的材质不同，以便于提高刻蚀选择性。层2A和/或层2B的材料可以包括但是不限于氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳(DLC)、高k材料、光刻胶。其中高k材料包括但不限于包括选自Hf02、HfSi0x、HfSiON, HfAlOx, HfTaOx, HfLaOx, HfAlSiOx, HfLaSiOx 的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量X可合理调整，例如可为I?6且不限于整数)，或是包括选自Zr02、La203、LaA103、TiO2, Y2O3的稀土基高K介质材料，或是包括Al2O3,以其上述材料的复合层。层2A和/或层2B的材料可以选自上述材料之一，也可以是上述材料的复合层，也即单独的层2A或者层2B包括上述材料的组合，组合方式包括但是不限于层叠、混杂。在本发明一个实施例中，出于节省成本的考虑，层2A与层2B为氧化娃和氮化娃(也可以顺序相反)。对于全部由光刻胶材质构成的层2A/2B而言，相邻各层的性质不同，例如正胶/负胶的堆叠，或者在某种显影液(丙酮等)下腐蚀速率明显不同。自然，出于精细化的考虑，层2A/2B优选由硬掩模层构成。
[0030]值得注意的是，虽然图1中仅显示了两个第一介质层2A与两个第二介质层2B的交叠，但是实际上可以具有更多层的层叠。
[0031]如图2所示，执行各向异性刻蚀，刻蚀介质堆叠结构2A/2B，直至暴露衬底1，形成第一沟槽2G。各向异性刻蚀优选采用干法刻蚀，例如等离子体干法刻蚀或者反应离子刻蚀(RIE)，刻蚀气体可以选自氟基气体(例如CxHyFz，其中X为I?4，y为O?8，z为I?8，X、1、z三者数量关系满足使得上述化学式构成氟代烷烃或者烯烃)、氯基气体(Cl2和/或HCl，可以添加适量的Br2和或HBr)，刻蚀气体还可以进一步包括氧气、臭氧等氧化性气体以及氮气、惰性气体(He、Ne、Ar、Kr、Xe等)等保护性气体以调节刻蚀速率。在各向异性刻蚀过程中，调整刻蚀条件，例如反应室压力、温度、射频功率、刻蚀气体比例等，使得层2A与层2B的刻蚀程度相当，也即刻蚀速率、刻蚀时间相同，形成的第一沟槽2G具有基本或者完全垂直的侧壁(与底部的夹角为90度±0.5度)。
[0032]如图3所示，执行各向同性刻蚀，在第一沟槽2G的侧面刻蚀形成第二沟槽2G’。各向同性刻蚀优选是选择性的各向同性刻蚀，如图3所示，也即仅刻蚀第二介质层2B，第一介质层2A基本或者完全不被刻蚀。各向同性刻蚀可以是湿法刻蚀，仅腐蚀一种介质层而不腐蚀另一种介质层。例如针对氧化硅材质的第二介质层2B采用HF基腐蚀液(例如稀释HF酸dHF，或者缓释刻蚀剂BOE (NH4F与HF混合物))，该HF腐蚀液基本不会刻蚀非氧化硅材质——例如氮化硅材质的第一介质层2A。各向同性刻蚀也可以是干法刻蚀，例如调整刻蚀气体比例，使得刻蚀气体对于第二介质层2B的刻蚀速率远大于第一介质层2A的刻蚀速率(刻蚀比例如大于等于5: 1，并优选地大于等于10: I)。因此，形成的第二沟槽2G’仅分布在某种介质层中，例如图3中的层2B中。第二沟槽2G’的剖面形态可以是矩形(图3中所示，但是不限于此)、梯形、倒梯形、Σ形(多段折线相连，朝向沟道区凹进，也即沟槽中部的宽度要大于顶部和/或底部的宽度)、D形(1/2曲线，曲线包括圆、椭圆、双曲线)、C形(大于1/2曲线，曲线包括圆、椭圆、双曲线)，其深度优选地小于等于所在介质层的厚度的1/4。此外，虽然图3示出了第二沟槽2G’仅分布在层2B中，但是也可以相应地仅分布在层2A中。特别地，各向同性刻蚀也可以同时刻蚀层2A和层2B，只是在某一层(例如层2B)的刻蚀深度大于另一层(例如层2A)的刻蚀深度，使得其中一层中出现额外的横向刻蚀而形成第二沟槽2G’。
[0033]如图4所示，在第一沟槽以及第二沟槽中外延生长，形成半导体材料。选用PECVD、UHVCVD, HDPCVD, MOCVD, MBE、ALD、热分解、选择性外延、分子束外延等方法，在第一沟槽2G与其侧面的第二沟槽2G’中生长半导体材料3 (例如栅极材料、沟道区材料或者源漏区材料)，用于形成后续的半导体堆叠纳米线。半导体材料3可以与衬底I相同，例如均为Si，也可以是晶格常数与其相近的其他半导体材料，例如S1、Ge、SiGe合金、SiGeSn合金、II1-V族半导体材料、H-VI族半导体材料等及其组合，以便于提高未来沟道区载流子迁移率，提高器件驱动能力。优选地，半导体材料3是Si，可以是多晶硅、非晶硅、微晶硅、单晶娃，更优选地为单晶硅。半导体材料3完全填充了介质堆叠结构中的第一、第二沟槽。优选地，采用CMP或者回刻技术平坦化半导体材料3，使其表面与介质堆叠结构2A/2B的顶部齐平，例如暴露出顶层的第二介质层2B。
[0034]如图5所示，去除介质堆叠结构。优选采用多步湿法腐蚀，以分层、逐次完全去除介质堆叠结构。腐蚀液可以包括针对氧化硅的HF基腐蚀液，和/或包括针对氮化硅的热磷酸，或者是强氧化剂(双氧水、臭氧等)与强酸(硫酸、硝酸等)的组合。对于含光刻胶等有机成分的层2A/2B而言，可以采用氧等离子干法刻蚀等灰化工艺，干法去除介质堆叠结构。由于半导体材料3基本不被刻蚀，因此在衬底I上留下了多个垂直的鳍片3。
[0035]如图6所示，减薄半导体材料3，形成纳米线。采用热氧化(在通有氧气、水等氧化气体的550?1250摄氏度的高温炉内加热IOs?2h)或者化学氧化(整个晶片浸入含有IOppm臭氧的去离子水中20s)的方法，氧化半导体材料、鳍片3的表面，使其表面、特别是一种介质层(例如层2A)对应的位置处形成氧化层4，仅在另一种介质层(例如层2B)对应位置处留下较小的剩余半导体材料，构成纳米线阵列。氧化层4的厚度/宽度优选约为第一沟槽2G的宽度，剩余的半导体材料3的厚度/宽度则约为第二沟槽2G’的宽度(侧向突出第一沟槽的深度)。
[0036]如图7所示，去除氧化层4，仅留下剩余的半导体材料3，使得露出的纳米线堆叠构成栅极阵列。去除氧化层4的方法可以是HF基湿法腐蚀。
[0037]此外，虽然图6、图7所示采用了先氧化再去除的方法来减薄半导体材料3形成纳米线，但是也可以采用各向同性的湿法腐蚀，例如TMAH湿法腐蚀Si材料的半导体材料，通过控制腐蚀时间来获得纳米线阵列。其中，由于介质堆叠结构以及刻蚀出的第一、第二沟槽的剖面形态，使得半导体材料在某些高度(例如与第二介质层2B对应)位置处厚度/宽度较大，在其他高度(例如与第一介质层2A对应)位置处已经完全刻蚀去除了半导体材料之余，在这些特定高度上仍能保留一部分半导体材料3，因此形成了纳米线阵列。
[0038]依照本发明的堆叠纳米线制造方法，采用交叠的多层介质材料以利于选择性刻蚀形成纳米线阵列，减少了工艺步骤，降低了成本，提高了器件的可靠性。
[0039]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种堆叠纳米线制造方法，包括: 在衬底上形成介质堆叠结构； 在介质堆叠结构中刻蚀形成第一沟槽； 在介质堆叠结构中、第一沟槽的侧面刻蚀形成第二沟槽； 在第一和第二沟槽中外延生长半导体材料； 去除介质堆叠结构，留下半导体材料； 减薄半导体材料，形成纳米线堆叠。
2.如权利要求1的堆叠纳米线制造方法，其中，介质堆叠结构包括层叠的多个第一介质层与多个第二介质层。
3.如权利要求2的堆叠纳米线制造方法，其中，第一介质层与第二介质层材料不同。
4.如权利要求3的堆叠纳米线制造方法，其中，第一介质层和/或第二介质层材料包括氧化娃、氮化娃、氮氧化娃、类金刚石无定形碳(DLC)、高k材料、光刻胶及其组合。
5.如权利要求1的堆叠纳米线制造方法，其中，采用各向异性刻蚀方法刻蚀形成第一沟槽。
6.如权利要求1的堆叠纳米线制造方法，其中，采用各向同性刻蚀方法刻蚀形成第二沟槽。
7.如权利要求1的堆叠纳米线制造方法，其中，半导体材料包括S1、Ge、SiGe合金、SiGeSn合金、II1-V族半导体材料、I1-VI族半导体材料及其组合。
8.如权利要求1的堆叠纳米线制造方法，其中，采用湿法腐蚀和/或干法刻蚀去除介质堆叠结构。
9.如权利要求1的堆叠纳米线制造方法，其中，减薄半导体材料的步骤包括:氧化半导体材料，使其表面形成氧化层；去除氧化层，留下纳米线堆叠。
10.如权利要求1的堆叠纳米线制造方法，其中，减薄半导体材料的步骤包括:各向同性刻蚀半导体材料，形成纳米线堆叠。
11.如权利要求1的堆叠纳米线制造方法，其中，外延生长半导体材料的工艺包括PECVD, UHVCVD, HDPCVD, MOCVD, MBE、ALD、热分解、选择性外延、分子束外延及其组合。
【文档编号】H01L21/28GK103915324SQ201310007089
【公开日】2014年7月9日 申请日期:2013年1月9日 优先权日:2013年1月9日
【发明者】马小龙, 殷华湘, 周华杰, 徐秋霞, 赵恒亮, 许淼, 朱慧珑 申请人:中国科学院微电子研究所