自对准三重图形的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种自对准三重图形的形成方法。

背景技术：

随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小特征尺寸的需求，遏制了半导体技术的发展。

为了在现有的光刻工艺的基础上，能够进一步缩小半导体器件的尺寸，现有技术提出了一种双重图形化工艺。其中，一种自对准双重图形化（Self-Aligned Double Patterning，SADP）工艺因其工艺简单而被广泛应用。

图1至图3是现有技术的以自对准双重图化工艺形成掩膜的过程的剖面结构示意图，包括：

请参考图1，提供待刻蚀层100，所述待刻蚀层100表面具有牺牲层101，所述牺牲层101形成工艺为：在待刻蚀层100表面形成第一牺牲薄膜；在所述第一牺牲薄膜的部分表面形成光刻胶层；以所述光刻胶层为掩膜刻蚀所述第一牺牲薄膜直至暴露出待刻蚀层100为止。

请参考图2，在所述牺牲层101两侧的待刻蚀层100表面形成掩膜侧墙103。

请参考图3，形成掩膜侧墙103后，去除所述牺牲层101（如图2所示）。

所述掩膜侧墙103即所形成的自对准双重图形掩膜，后续以所述掩膜侧墙103为掩膜，刻蚀所述待刻蚀层100。

然而，现有技术所形成的自对准双重图形掩膜的尺寸仍然受到工艺限制，所形成的自对准双重图形掩膜应用单一，无法适应更为复杂的技术需求。

更多双重图形化工艺请参考公开号为US2007/0148968A1的美国专利文件。

技术实现要素：

本发明解决的问题是提供一种自对准三重图形的形成方法，形成自对准三重图形的方法简单，节省成本。

为解决上述问题，本发明提供一种自对准三重图形的形成方法，包括：提供待刻蚀层，所述待刻蚀层的部分表面具有若干分立的第一牺牲层，相邻第一牺牲层之间暴露出待刻蚀层表面，所述第一牺牲层表面具有第二牺牲层；在所述待刻蚀层、第一牺牲层和第二牺牲层表面形成掩膜薄膜；去除所述第二牺牲层的侧壁和顶部表面的掩膜薄膜，在所述第一牺牲层两侧形成第一掩膜；在形成所述第一掩膜之后，沿所述第二牺牲层的侧壁表面去除部分所述第二牺牲层，使所述第二牺牲层的尺寸缩小，并暴露出部分第一牺牲层表面，所述尺寸缩小到第二牺牲层形成第二掩膜。

可选的，还包括：以所述第二掩膜为掩膜，刻蚀所述第一牺牲层直至暴露出待刻蚀层为止，刻蚀后的第一牺牲层形成第三掩膜。

可选的，沿所述第二牺牲层的侧壁表面去除部分厚度的工艺为等离子体干法刻蚀工艺，所述干法刻蚀工艺的参数为：气压为0毫托～50毫托，偏压为0伏～100伏，刻蚀气体总流量为100标准毫升/分钟～500标准毫升/分钟。

可选的，所述第二牺牲层的材料与第一牺牲层的材料不同，所述第二牺牲层的材料为多晶硅、无定形碳、氧化硅或氮化硅。

可选的，当所述第二牺牲层的材料为多晶硅时，刻蚀气体包括溴化氢和氧气，所述溴化氢和氧气的体积比为1:1～30:1；当所述第二牺牲层的材料为氧化硅时，刻蚀气体包括六氟化四碳和氦气，所述六氟化四碳和氦气的体积比为1:1～40:1；当所述第二牺牲层的材料为氮化硅时，刻蚀气体包括一氟甲烷和氦气，所述一氟甲烷和氦气的体积比为1:1～40:1。

可选的，所述第一牺牲层和第二牺牲层的形成方法为：在待刻蚀层表面沉积第一牺牲薄膜；在第一牺牲薄膜表面沉积第二牺牲薄膜；在所述第二牺牲薄膜表面形成图形化层，所述图形化层定义了若干第一牺牲层和第二牺牲层的位置和形状；以所述图形化层为掩膜，刻蚀所述第二牺牲薄膜和第一牺牲薄膜直至暴露出待刻蚀层为止，形成第一牺牲层和第二牺牲层。

可选的，所述图形化层的形成工艺为光刻工艺、纳米印刷工艺或定向自组装工艺。

可选的，刻蚀第二牺牲薄膜和第一牺牲薄膜的工艺为各向异性的干法刻蚀工艺。

可选的，去除所述第二牺牲层的侧壁和顶部表面的掩膜薄膜为各向异性的干法刻蚀工艺。

可选的，在缩小所述第二牺牲层的尺寸之前，所述第二牺牲层的厚度比第一牺牲层的厚度薄，所述第二牺牲层的厚度为800埃～1500埃。

可选的，所述掩膜薄膜或第一牺牲层的材料为多晶硅、无定形碳、氧化硅或氮化硅，且所述掩膜薄膜的材料与第一牺牲层或第二牺牲层的材料不同。

可选的，去除第二牺牲层的工艺为干法刻蚀工艺或湿法刻蚀工艺。

可选的，所述掩膜薄膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。

可选的，所述待刻蚀层为半导体衬底。

可选的，还包括：提供半导体衬底，所述待刻蚀层位于所述半导体衬底表面。

可选的，还包括：位于所述半导体衬底和待刻蚀层之间的器件层，所述器件层包括半导体器件和电隔离所述半导体器件的第一介质层。

可选的，所述待刻蚀层为多晶硅层、金属层或第二介质层。

可选的，所述半导体衬底为硅衬底。

可选的，还包括：在形成第三掩膜之后，以所述第一掩膜和第三掩膜为掩膜，刻蚀所述待刻蚀层。

与现有技术相比，本发明的技术方案具有以下优点：

第二牺牲层位于第一牺牲层表面，在所述第一牺牲层两侧形成第一掩膜之后，自侧壁表面减薄部分厚度的第二牺牲层，使所述第二牺牲层的尺寸缩小，所述尺寸缩小的第二牺牲层为第二掩膜。在保证光刻工艺精确度的情况下，在仅能精确形成单个第一牺牲层的区域范围内，能够形成尺寸精确的两个第一掩膜和一个第二掩膜，所述第一掩膜和第二掩膜即所形成自对准三重图形。其中，所述第一掩膜仅采用一次沉积工艺和一次回刻蚀工艺即能够形成，而第二掩膜通过缩小第二牺牲层的尺寸形成，其工艺简单，能降低成本；其次，自侧壁表面减薄部分厚度的第二牺牲层时，能够控制减薄的尺寸，从而控制所形成的第二掩膜的尺寸，能够使所形成的第二掩膜和第一掩膜的尺寸不一致，进而使所述第一掩膜和第二掩膜构成的自对准三重图形能够满足更为复杂的工艺需求。

进一步，自所述第二牺牲层侧壁表面减薄部分厚度的工艺为等离子体干法刻蚀工艺，且在所述等离子体干法刻蚀工艺中，通过调整气压、偏压及气体总流量，能够实现平行于待刻蚀层表面方向的刻蚀速率大于垂直于待刻蚀层表面方向的刻蚀速率，所述刻蚀工艺能够在刻蚀所述第二牺牲层的侧壁表面时，对所述第二牺牲层顶部表面的刻蚀较少。刻蚀后的第二掩膜平行于待刻蚀层表面方向的尺寸小于第一牺牲层，后续能够以所述第二掩膜刻蚀第一牺牲层以形成第三掩膜，继而构成自对准三重图形。

进一步的，所述第二牺牲层的厚度比第一牺牲层的厚度薄，第一掩膜形成于所述第一牺牲层两侧、且高度与第一牺牲层的厚度相同，由所述第二牺牲层缩小尺寸形成的第二掩膜层的厚度小于第一掩膜的高度；后续以第二掩膜为掩膜刻蚀第一牺牲层后，能够保证所述第一掩膜仍具有足够的高度尺寸用于刻蚀待刻蚀层，保证了刻蚀图形的稳定性。

附图说明

图1至图3是现有技术的以自对准双重图化工艺形成掩膜的过程的剖面结构示意图；

图4至图9是本实施例所述的自对准三重图形的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术所形成的自对准双重图形掩膜的尺寸无法进一步缩小。

本发明的发明人经过研究发现，请继续参考图1至图3，在现有技术中，采用自对准工艺（即沉积工艺、和沉积工艺之后的回刻蚀工艺）在所述牺牲层101两侧分别形成掩膜侧墙103，在仅能形成单个牺牲层101的范围内能够形成双倍数量的掩膜侧墙103。然而，所述牺牲层101的尺寸受到现有的光刻工艺精确度的限制无法进一步缩小，限制了相邻掩膜侧墙103之间距离尺寸的缩小，而且所形成的掩膜侧墙103尺寸均相同，使所述掩膜侧墙103无法满足更为微型化及多样化工艺需求，使现有的自对准双重图形工艺的应用受到限制。

经过本发明的发明人进一步研究，在待刻蚀层表面形成第一牺牲层、以及第一牺牲层表面的第二牺牲层；在所述第一牺牲层两侧形成第一掩膜之后，自侧壁表面减薄部分厚度的第二牺牲层，使所述第二牺牲层的尺寸缩小，所述尺寸缩小的第二牺牲层为第二掩膜；因此，在仅能够精确形成单个第一牺牲层的区域范围内，能够形成两个第一掩膜和一个第二掩膜，所述第一掩膜和第二掩膜即所形成自对准三重图形。其中，所述第一掩膜仅采用一次沉积工艺和一次回刻蚀工艺即能够形成，工艺简单，节省成本；其次，自侧壁表面减薄部分厚度的第二牺牲层时，能够通过工艺控制减薄的尺寸，从而控制所形成的第二掩膜的尺寸，能够使所形成的第二掩膜和第一掩膜的尺寸不一致，进而使所述第一掩膜和第二掩膜构成的自对准三重图形能够满足更为复杂的工艺需求。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图9是本实施例所述的自对准三重图形的形成过程的剖面结构示意图。

请参考图4，提供待刻蚀层200，在待刻蚀层200表面沉积第一牺牲薄膜201；在第一牺牲薄膜201表面沉积第二牺牲薄膜202；在所述第二牺牲薄膜202的部分表面形成若干分立的图形化层203，相邻图形化层203之间暴露出第二牺牲薄膜202表面，所述图形化层203定义了后续需要形成的若干第一牺牲层（未示出）和第二牺牲层（未示出）的位置和形状。

所述待刻蚀层200的表面后续形成自对准三重图形，并以所形成的自对准三重图形为掩膜，刻蚀所述待刻蚀层200，形成所需的半导体结构。

在一实施例中，还提供半导体衬底（未示出），所述待刻蚀层200形成于所述半导体衬底表面；所述待刻蚀层200为多晶硅层、金属层或第二介质层，所述金属层的材料包括铜、钨或铝，所述第二介质层的材料包括氧化硅、氮化硅、氮氧化硅或无定形碳。此外，所述半导体衬底和待刻蚀层200之间还能够形成器件层（未示出），所述器件层包括半导体器件和电隔离所述半导体器件的第一介质层。其中，所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）；所述半导体器件包括晶体管、电阻器、电容器、存储器等，用以构成芯片或集成电路；所述第一介质层包围所述半导体器件，用以电隔离半导体器件，所述第一介质层的材料为氧化硅、氮化硅、氮氧化硅和低K介质材料中的一种或多种。后续以本实施例所形成的自对准三重图形为掩膜刻蚀待刻蚀层200，刻蚀后的待刻蚀层200用于作为构成芯片或集成电路的一部分；或者，刻蚀后的待刻蚀层200还能够用于作为刻蚀半导体衬底或器件层的掩膜。

在另一实施例中，所述待刻蚀层200为半导体衬底，所述半导体衬底用于为后续工艺提供工作平台，所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）。后续以本实施例所形成的自对准三重图形作为刻蚀半导体衬底的掩膜。

所述第一牺牲薄膜201用于形成第一牺牲层，所述第二牺牲薄膜202用于形成第二牺牲层。第一牺牲薄膜201和第二牺牲薄膜202的材料不同，后续能够采用具有选择性的等离子体干法刻蚀工艺缩小第二牺牲层的尺寸，而不会影响第一牺牲层的形貌和尺寸。所述第一牺牲薄膜201或第二牺牲薄膜202的材料为多晶硅、无定形碳、氧化硅或氮化硅，所述第一牺牲薄膜201或第二牺牲薄膜202的形成工艺为沉积工艺，较佳的是化学气相沉积工艺。

此外，所述第一牺牲薄膜201的厚度较第二牺牲薄膜202的厚度厚，所述第一牺牲薄膜201的厚度为1000埃～2000埃，所述第二牺牲薄膜202的厚度为800埃～1500埃；后续形成的第一牺牲层的厚度比第二牺牲层厚，后续形成于第一牺牲层两侧的第一掩膜的高度与所述第一牺牲层的厚度相同，后续由第二牺牲层缩小尺寸形成的第二掩膜的厚度即所述第二牺牲层的厚度，因此第一掩膜的高度大于第二掩膜的厚度；当后续以第二掩膜刻蚀第一牺牲层之后，能够保证第一掩膜具有足够的高度和尺寸用于刻蚀待刻蚀层200。

图形化层203的形成工艺为光刻工艺、纳米印刷工艺或定向自组装工艺。由于现有的图形化工艺的精确度有限，为了保证图形化层203的尺寸精确，导致所述图形化层203的尺寸无法继续缩小，从而限制了所形成的半导体器件的特征尺寸，不利于器件的进一步集成。本实施例中，能够在精确形成单个图形化层203的区域范围内，形成三个尺寸精确的掩膜，以该掩膜刻蚀待刻蚀层200所形成的半导体结构的尺寸缩小、且尺寸精确，有利于半导体器件的集成、且性能稳定。

在本实施例中，所述图形化层203的形成工艺为光刻工艺，即所形成的图形化层203为光刻胶层。所述光刻胶层的形成工艺为：采用旋涂工艺在第二牺牲薄膜202表面形成光刻胶薄膜；采用曝光工艺图形化所述光刻胶薄膜，形成图形化层203；其中，所述图形化层203的尺寸受到所述曝光工艺精确度的限制，因此，采用光刻工艺无法形成尺寸更小且尺寸精确的光刻胶层，以该光刻胶层为掩膜刻蚀形成的图形尺寸受到限制，无法进一步缩小。

请参考图5，以所述图形化层203为掩膜，刻蚀所述第二牺牲薄膜202和第一牺牲薄膜201直至暴露出待刻蚀层200为止，在待刻蚀层200的部分表面形成若干分立的第一牺牲层201a，相邻第一牺牲层201a之间暴露出待刻蚀层200表面，所述第一牺牲层201a表面具有第二牺牲层202a。

刻蚀所述第二牺牲薄膜202和第一牺牲薄膜201的工艺为各向异性的干法刻蚀工艺，能够形成侧壁与待刻蚀层200表面垂直的第一牺牲层201a和第二牺牲层202a。所形成的第一牺牲层201a和第二牺牲层202a的尺寸相同；而且，第一牺牲层201a和第二牺牲层202a的图形由图形化层203定义，因此图形化层203尺寸的精确度决定了第一牺牲层201a和第二牺牲层202a尺寸精确度。所述第一牺牲层201a的两侧后续形成第一掩膜，所述第一牺牲层201a用于定义后续形成的相邻第一掩膜的位置和高度。

请参考图6，在所述待刻蚀层200、第一牺牲层201a和第二牺牲层202a表面形成掩膜薄膜204。

需要说明的是，在形成掩膜薄膜204之前，去除所述图形化层203（如图5所示）；在本实施例中，所述图形化层203为光刻胶层，去除光刻胶层的工艺为酸洗工艺或灰化工艺。

所述掩膜薄膜204用于形成位于第一牺牲层201a两侧的第一掩膜。所述掩膜薄膜204的材料为多晶硅、无定形碳、氧化硅或氮化硅，且所述掩膜薄膜204的材料与第一牺牲层201a或第二牺牲层202a的材料不同，以保证后续对所述掩膜薄膜204进行回刻蚀工艺时，不会影响第一牺牲层201a或第二牺牲层202a的形貌。

所述掩膜薄膜204的形成工艺为沉积工艺，较佳的是原子层沉积工艺或化学气相沉积工艺；所述原子层沉积工艺或化学气相沉积工艺能够精确控制所述掩膜薄膜204的厚度，所述掩膜薄膜204的厚度为10纳米～30纳米；而所述掩膜薄膜的厚度决定了后续形成的第一掩膜的尺寸，因此后续形成的第一掩膜的尺寸能够精确控制。所述沉积工艺的参数由所述掩膜薄膜204的材料决定，不应过于限定，在此不作赘述。

请参考图7，去除所述第二牺牲层202a的侧壁和顶部表面的掩膜薄膜204（如图6所示），在所述第一牺牲层201a两侧形成第一掩膜204a。

在本实施例中，所述去除第二牺牲层202a的侧壁和顶部表面掩膜薄膜204的工艺为各向异性的干法刻蚀工艺；在所述各向异性的干法刻蚀工艺中，刻蚀气体的等离子体向垂直于第二牺牲层202a和待刻蚀层200表面的方向轰击，去除待刻蚀层200表面和第二牺牲层202a的顶部表面的掩膜薄膜204；当所述刻蚀工艺刻蚀至暴露出第二牺牲层202a和待刻蚀层200表面后，继续进行刻蚀工艺直至完全暴露出第二牺牲层202a侧壁为止；由于所述刻蚀工艺的速率容易控制，结合刻蚀速率和刻蚀时间，能够精确控制刻蚀掩膜薄膜204的厚度，从而能够完全去除第二牺牲层202a侧壁表面的掩膜薄膜204，并使所形成的第一掩膜的高度与第一牺牲层201a顶部表面一致。在所述各向异性的干法刻蚀工艺中，根据所述掩膜薄膜204、待刻蚀层200表面和第二牺牲层202a的材料，通过调整刻蚀气体能够提高刻蚀选择比，能够减少对第二牺牲层202a和待刻蚀层200表面的损伤，保证在完成刻蚀工艺之后，所述第二牺牲层202a形貌良好。

所述第一掩膜204a形成于第一牺牲层201a两侧，而所述第一牺牲层201a的尺寸能够通过图形化工艺精确控制，在仅能够精确形成一个第一牺牲层201a的区域范围内，能够形成两个第一掩膜204a；而且所述第一掩膜204a的尺寸由掩膜薄膜204的厚度决定，能够通过沉积掩膜薄膜204的工艺精确控制，因此所形成的第一掩膜204a精确度良好且尺寸缩小。

请参考图8，在形成所述第一掩膜204a之后，沿所述第二牺牲层202a（如图7所示）的侧壁表面去除部分所述第二牺牲层202a，使所述第二牺牲层202a的尺寸缩小，并暴露出部分第一牺牲层201a表面，所述尺寸缩小到第二牺牲层202a形成第二掩膜220。

在仅能够形成单个第一牺牲层201a的区域范围内，能够形成两个第一掩膜204a和一个第二掩膜220，共三个用于刻蚀的掩膜，所述第二掩膜220能够与第一掩膜204a共同构成自对准三重图形；以所述第一掩膜204a和第二掩膜220刻蚀待刻蚀层200所形成的半导体结构尺寸缩小且精确；而且，所述第一掩膜204a仅通过一次沉积工艺和一次回刻蚀工艺形成，而所述第二掩膜通过缩小第二牺牲层202b尺寸而形成，所述自对准三重图形的制造工艺简单，能够节省材料并节约成本。

沿所述第二牺牲层202a的侧壁表面去除部分第二牺牲层202a的工艺为等离子体干法刻蚀工艺，且所述等离子体干法刻蚀工艺在平行于待刻蚀层200表面方向上的刻蚀速率、比垂直于待刻蚀层200表面方向上的刻蚀速率快，以此实现缩小所述第二牺牲层202a平行于待刻蚀层200方向上的尺寸，同时所述第二牺牲层202a垂直于待刻蚀层200方向的厚度尺寸缩减较少。

具体的，通过调整所述刻蚀工艺中的气压、偏压和气体总量，以降低用于刻蚀的等离子体的自由程（free path）；而等离子体自由程降低，即提高等离子体的散射概率，增加了平行于待刻蚀层200表面方向上的等离子体的密度，从而达到提高平行于待刻蚀层200表面方向上的刻蚀速率的目的。

其次，所述刻蚀工艺具有较高的刻蚀选择性，即刻蚀第二牺牲层202a的速率快于对第一掩膜204a或第一牺牲层201a的刻蚀速率，因此不会损伤第一掩膜204a或第一牺牲层201a，保持了所述第一掩膜204a的尺寸的精确。而且，所述刻蚀工艺的刻蚀速率容易控制，因此所述第二牺牲层202a缩小的尺寸能够精确控制，因此能够使所形成的第二掩膜220的尺寸精确。

再次，由于所述第二掩膜220由第二牺牲层202a刻蚀形成，因此所述第二掩膜220的尺寸无需与第一掩膜204a的尺寸相同，使所述第一掩膜204a和第二掩膜220构成的自对准三重图形能够满足更复杂的工艺需求。例如，当所述待刻蚀层200为金属层时，使所形成的第二掩膜220的尺寸较大，而所述第一掩膜204a的尺寸较小，进而以所述第二掩膜220刻蚀待刻蚀层200形成的结构能够作为集成电路中的接触衬垫结构，而所述第一掩膜204a刻蚀待刻蚀层200形成的结构能够作为导电互联线结构。

所述等离子体干法刻蚀工艺的参数为：气压为0毫托～50毫托，偏压为0伏～100伏，刻蚀气体总流量为100标准毫升/分钟～500标准毫升/分钟。在一实施例中，当所述第二牺牲层202a的材料为多晶硅时，刻蚀气体包括溴化氢和氧气，所述溴化氢和氧气的体积比为1:1～30:1。在另一实施例中，当所述第二牺牲层202a的材料为氧化硅时，刻蚀气体包括六氟化四碳（C₄F₆）和氦气，所述六氟化四碳和氦气的体积比为1:1～40:1。在其他实施例中，所述第二牺牲层202a的材料为氮化硅时，刻蚀气体包括一氟甲烷（CH₃F）和氦气，所述一氟甲烷和氦气的体积比为1:1～40:1。

请参考图9，以所述第二掩膜220为掩膜，刻蚀所述第一牺牲层201a（如图8所示）直至暴露出待刻蚀层200为止，刻蚀后的第一牺牲层201a形成第三掩膜210。

刻蚀所述第一牺牲层201a的工艺为各向异性的干法刻蚀工艺，能够形成侧壁垂直于待刻蚀层200表面的第三掩膜210，从而所述第三掩膜210的图形与所述第二掩膜220的图形一致，在保证了第二掩膜220的尺寸精确的情况下，所述第三掩膜210的尺寸精确；所述第三掩膜210和第一掩膜204a位于待刻蚀层200表面，决定了刻蚀待刻蚀层200的图形，从而能够使刻蚀待刻蚀层200得到的图形尺寸精确。

此外，由于所述第一牺牲层201a的厚度比第二牺牲层202a的厚，所述第一掩膜204a的高度由第一牺牲层201a的厚度决定，第二掩膜220的高度由第二牺牲层202a的厚度决定，因此所述第一掩膜204a的高度大于第二掩膜220的高度。在以第二掩膜220刻蚀第一牺牲层201a之后，能够保证所述第一掩膜210仍具有足够的高度尺寸以刻蚀待刻蚀层200，刻蚀待刻蚀层200所形成的图形精确。

需要说明的是，在形成第三掩膜210之后，以所述第一掩膜204a和第三掩膜210为掩膜，刻蚀所述待刻蚀层200；刻蚀所述待刻蚀层200的工艺为各向异性的干法刻蚀工艺，使所述待刻蚀层200形成所需的图形以构成半导体器件。

综上所述，第二牺牲层位于第一牺牲层表面，在所述第一牺牲层两侧形成第一掩膜之后，自侧壁表面减薄部分厚度的第二牺牲层，使所述第二牺牲层的尺寸缩小，所述尺寸缩小的第二牺牲层为第二掩膜。在保证光刻工艺精确度的情况下，在仅能精确形成单个第一牺牲层的区域范围内，能够形成尺寸精确的两个第一掩膜和一个第二掩膜，所述第一掩膜和第二掩膜即所形成自对准三重图形。其中，所述第一掩膜仅采用一次沉积工艺和一次回刻蚀工艺即能够形成，而第二掩膜通过缩小第二牺牲层的尺寸形成，其工艺简单，能降低成本；其次，自侧壁表面减薄部分厚度的第二牺牲层时，能够控制减薄的尺寸，从而控制所形成的第二掩膜的尺寸，能够使所形成的第二掩膜和第一掩膜的尺寸不一致，进而使所述第一掩膜和第二掩膜构成的自对准三重图形能够满足更为复杂的工艺需求。

进一步，沿所述第二牺牲层侧壁表面减薄部分厚度的工艺为等离子体干法刻蚀工艺，且在所述等离子体干法刻蚀工艺中，通过调整气压、偏压及气体总流量，能够实现平行于待刻蚀层表面方向的刻蚀速率大于垂直于待刻蚀层表面方向的刻蚀速率，所述刻蚀工艺能够在刻蚀所述第二牺牲层的侧壁表面时，对所述第二牺牲层顶部表面的刻蚀较少。刻蚀后的第二掩膜平行于待刻蚀层表面方向的尺寸小于第一牺牲层，后续能够以所述第二掩膜刻蚀第一牺牲层以形成第三掩膜，继而构成自对准三重图形。

进一步的，所述第二牺牲层的厚度比第一牺牲层的厚度薄，第一掩膜形成于所述第一牺牲层两侧、且高度与第一牺牲层的厚度相同，由所述第二牺牲层缩小尺寸形成的第二掩膜层的厚度小于第一掩膜的高度；后续以第二掩膜为掩膜刻蚀第一牺牲层后，能够保证所述第一掩膜仍具有足够的高度尺寸用于刻蚀待刻蚀层，保证了刻蚀图形的稳定性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。