形成具有贯穿硅通孔的散热件的方法与流程

本揭露涉及制造具有背侧冷却的半导体装置的方法。本揭露尤其可应用于65纳米(nm)及以上等级技术节点的半导体装置。

背景技术：

在单一集成电路上整合数百万个电路组件(如晶体管)有必要进一步缩减或微缩化包含互连结构在内的电路组件的实体尺寸。微缩化已加剧提升晶体管工程的复杂度而产生许多问题。

其中一项问题在于难以对集成电路散热。难处在于电路组件实体尺寸微缩化致使在更小面积里产生更多热量。此热量会在集成电路的衬底中积累而例如使衬底退化。

因此，需要能够制造具有改进式冷却效率的半导体装置的方法及所产生的结构。

技术实现要素：

本揭露的一态样为制造具有从背侧表面伸入半导体衬底的贯穿硅通孔的半导体装置的有效方法。

本揭露的另一态样为包含从背侧表面伸入半导体衬底的贯穿硅通孔的半导体装置。

本揭露的额外态样与其它特征将在以下说明予以提出并且在某种程度上，所属技术领域的技术人员通过检视下文将明显了解本揭露并可经由本揭露的实践学习本揭露。本揭露的优点可如附加的权利要求书所特别指出者予以落实并取得。

根据本揭露，某些技术功效在某种程度上可通过一方法予以达成，该方法包含：在衬底的背侧表面中形成凹洞(cavity)，该衬底在前侧表面上包含栅极堆栈；以及以导热材料填充凹洞。

本揭露的态样包含在以导热材料填充凹洞前，于凹洞中形成衬垫材料(liner material)。另一态样包含通过电化学电镀(electrochemical plating；简称ECP)填充凹洞。又一态样包含在衬底的背侧表面中形成第二凹洞，以及以导热材料填充第二凹洞，其中，第一与第二凹洞的平均直径对于第一与第二凹洞之间的距离的节距比(pitch ratio)为1:x，其中，x可大于或等于2。另一态样包含形成深度为6至10微米(μm)的凹洞。再一态样包含于衬底的背侧表面处形成宽度为大于或等于6微米的凹洞。再一态样包含以产生较高热量的区域对准凹洞。另一态样包含在衬底的背侧表面上形成导热材料层。

本揭露的另一态样包含一种方法，其包含：蚀刻硅衬底的背侧表面而在该背侧表面中形成凹洞，衬底在前侧表面上包含至少一栅极堆栈；在各凹洞中形成衬垫；在衬垫上方形成金属阻绝层；以及在衬底的背侧表面上电化学电镀铜，以铜填充凹洞，在衬底的背侧表面中形成贯穿硅通孔(through silicon vias；简称TSV)。

本揭露的另一态样为一种装置，其包含：具有前侧表面与背侧表面的衬底，衬底在前侧表面上包含栅极堆栈；以及导热材料由背侧表面伸入衬底。

态样包含一种包含有作为导热材料的铜的装置。进一步态样包含介于导热材料与衬底之间、厚度为例如0.3至0.8微米的衬垫材料层。另一态样包含位于衬垫材料层上的金属阻绝层。又一态样包含包括有一对TSV的导热材料，该TSV的平均直径与该对TSV之间的距离的节距比为1:x，其中，x可大于或等于2。另一态样包含位于衬底的背侧表面处宽度大于或等于6微米的TSV。又一态样包含与产生较高热量的区域对准的导热材料。另一态样包含延伸6至10微米至衬底内的导热材料。又一态样包含位在衬底的背侧表面上厚度为例如3至6微米的导热材料层。

本揭露的额外态样及技术功效经由以下详述说明对于所属技术领域的技术人员将显而易见，其中，本揭露的具体实施例是通过经思考用以实施本揭露的最佳模式的图标予以简单描述。将意识到，本揭露可有其它及不同的具体实施例，以及本揭露的许多细节可在各种明显态样中作修改，全部都不脱离本揭露。因此，图式及说明本质上要视为描述而非限制。

附图说明

本揭露是在随附图式的图标中以范例的方式予以描述而非限制，图式中类似符号意指相似组件，且其中：

图1至图6根据示例性具体实施例概要描述用于制造具有从衬底的背侧表面伸入半导体衬底的贯穿硅通孔的半导体装置的制造流程。

具体实施方式

在以下的说明中，为了解释目的，提出了许多特定细节以对示例性具体实施例提供透彻理解。然而，应该明显知道示例性具体实施例可不使用这些特定细节或可使用均等安排予以实践。在其它实例中，熟知的结构与装置是表示在方块图中以避免不必要地混淆示例性具体实施例。另外，除非另有指示，本说明书与权利要求书中所用来表示数量、比率、以及组成、反应条件的数值特性等所有数字要了解为在所有情况下是通过术语「大约」予以修饰。

本揭露处理并解决目前半导体装置中热量积累的问题。依据本揭露的具体实施例，TSV是从衬底的背侧表面伸入半导体装置的衬底而予以形成以增加半导体装置的冷却效率。

根据本揭露的具体实施例的方法包含例如通过蚀刻衬底而在衬底的背侧表面中形成凹洞。衬底可在衬底的前侧表面上包含栅极堆栈或可予以后续处理而在前侧表面上包含栅极堆栈。其次，衬垫材料层可在凹洞中形成，以及金属阻绝层可在衬垫材料层上方形成。然后，凹洞是用形成贯穿硅通孔的导热材料予以填充。贯穿硅通孔可在预期要经受栅极堆栈操作热量的区域中形成。

又其它态样、特征、以及技术功效将经由以下的详细说明而对所属技术领域的技术人员是显而易见，其中，较佳具体实施例是简单地通过经思考最佳模式的图标予以说明。本揭露可有其它与不同的具体实施例，以及其许多细节可在各种明显的方面作修改。因此，图式及说明本质上要予以视为描述性而非限制。

留意图1，根据示例性具体实施例，用于形成背侧TSV的方法始于包含有背侧表面101a与前侧表面101b的半导体衬底100。半导体衬底100可尚未经过处理而包含例如位于前侧表面101b上的栅极堆栈。然而，如图1所示，半导体衬底100可在开始形成背侧TSV时在前侧表面101b上包含栅极堆栈103及/或任何其它逻辑装置（为了描绘方便未予以图标）。半导体衬底100可为任何半导体衬底材料，如硅。

其次，如图2所示，凹洞201是从背侧表面101a伸入衬底100而形成。凹洞201可依据任何传统工艺予以形成，如传统的TSV掩膜(mask)与蚀刻。凹洞201可具有任何尺寸及深宽比(aspect ratio)。例如，凹洞的直径可为大于或等于6微米，以及凹洞201的节距比可为1:x，其中，x可大于或等于2。因此，就直径为8微米的凹洞201而言，凹洞201之间相隔40微米。凹洞201在衬底100内的深度可为6至10微米。凹洞201也可经形成而在凹洞201的末端与衬底100的前侧表面101b之间留有1.5至2微米的距离，以致凹洞201不影响前侧表面101b上的栅极堆栈及/或逻辑装置。

凹洞201可经形成而不需要对准可位于衬底100的前侧表面101b上的任何栅极堆栈及/或逻辑装置。或者，凹洞201可经形成而对准可位于衬底100的前侧表面101b上的任何栅极堆栈及/或逻辑装置。作为进一步选择，虽然凹洞201可不对准位于衬底100的前侧表面101b上的任何栅极堆栈及/或逻辑装置，凹洞201的放置仍可集中于前侧表面101b上栅极堆栈及/或逻辑装置产生最高热量处的区域。

如图3所示，凹洞201是接着沿着氧化物衬垫层301排列。氧化物衬垫层301的厚度可形成为0.3至0.8微米。氧化物衬垫层的示例性材料为热或CVD二氧化硅(SiO₂)、氮氧化硅(SiON)、或硅酸四乙酯(TEOS)。氧化物衬垫层提供隔离层。氧化物衬垫层301可通过任何传统工艺予以形成。

留意图4，凹洞201接着是在氧化物衬垫层301上方沿着金属阻绝层401排列。金属阻绝层401的厚度可形成为8至12纳米。金属阻绝层401可由钽(Ta)、氮化钽(TaN)、钛(Ti)、或氮化钛(TiN)、或其组合予以制成。

接着，如图5所示，凹洞201是以导热材料501予以填充。导热材料501可由任何导热材料予以组成，如铜(Cu)、铝(Al)、或钨(W)、或其合金或组合。导热材料501可通过任何传统工艺予以沉积，例如，当材料为铜时利用电化学电镀(ECP)。因此，一旦沉积导热材料501，TSV503即伸入衬底100的背侧表面101a而形成，允许将热量移离衬底100的前侧表面101b上的栅极堆栈及/或逻辑装置。

如图6所示，导热材料501可予以额外沉积而在衬底100的背侧表面101a上形成导热材料501的层601。层601的厚度可形成为3至6微米。层601的表面可经过处理以钝化层601的导热材料501并防止侵蚀。通过范例，对于铜，层601可经过处理以形成氧化铜(CuO)及/或氧化亚铜(Cu₂O)、或铜硅化物(Cu5Si)。或者，任何背侧衬底表面101a上的铜，例如层601，可予以磨去(polished away)以及可利用单铜镶嵌工艺在导热材料501的顶部上形成铜图案（为了方便描绘而未图标）以及予以绕线(route)至散热件以进一步提升冷却效率。

本揭露的具体实施例达成许多技术功效，包含半导体装置的改进式冷却效率。本揭露的具体实施例在各种工业应用中享有效益，例如，微处理器、智能型手机、行动电话、蜂巢式手机、机上盒、DVD录像机与播放器、车辆导航、打印机与外围装置、网络与电信设备、游戏系统、以及数字照相机。本揭露因而在所有各类高度整合的半导体装置中享有产业利用性。

在前述说明中，本揭露是引用其明确示例性具体实施例予以说明。然而，明显的是，可对其实施各种修改和变化而不脱离本揭露较广的精神与范畴，如权利要求书所提。因此，说明书与图式要视为描述性而非限制性。得以理解的是，如本文所述，本揭露可使用各种其它组合与具体实施例并且可在本发明概念的范畴内作任何变化或修改。