用于具有多重电力领域的电路的静电放电保护设备的制作方法
【专利摘要】本发明揭示一种用于具有多重电力领域的电路的静电放电保护设备。具体实施例包括：使第一电源箝制电路耦合至第一领域的第一电源导轨及第一接地导轨；使第二电源箝制电路耦合至第二领域的第二电源导轨及第二接地导轨；提供用以阻断来自静电放电事件的电流的阻断电路；在该第一领域中提供I/O接口连接用以传送来自该第一领域的讯号至该阻断电路；在该第二领域中提供核心接口连接用以传送来自该阻断电路的讯号至该第二领域；使该阻断电路的输入连接耦合至该I/O接口连接；以及使该阻断电路的输出连接耦合至核心接口连接。
【专利说明】用于具有多重电力领域的电路的静电放电保护设备
【技术领域】
[0001]本揭示内容是有关于用于具有多重电力领域的电路的静电放电(ESD)保护设备。本揭示内容特别适用于利用先进技术(例如，28奈米(nm)以下的半导体制程)的电路的ESD保护设备。
【背景技术】
[0002]集成电路通常会包括多重电力领域。例如，设备可包含各自可与不同电力领域关连的输入/输出(I/O)电路及核心电路，例如，I/O电路可与高电压电力领域关连，核心电路可与低电压电力领域关连，等等。因此，讯号可由高电压电力领域行进到低电压电力领域。以ESD保护设计的观点视之，跨领域接口电路的最关键问题之一是低电压金属氧化物半导体场效晶体管(MOSFET)的栅极氧化物崩溃。由于整体栅极氧化物崩溃电压(Vbd)随着技术推进而减少，例如，ESD接地栅极η型MOS (ggNMOS)的Vt1 (例如，触发电压)与MOSFET栅极氧化物的Vbd之间的余裕(margin)会迅速递减。
[0003]图1示意说明包含传统跨领域ESD保护方案的电路。如图所示，图1的电路包含连接至晶体管103及105的I/O输入端子101，晶体管103及105的漏极连接至晶体管107及109的栅极。此外，该电路包含设计路径Illa(例如，通过箝制电路(clamp) 117、接地导轨119及二极管121由电源导轨113至接地导轨115)及Illb (例如，通过箝制电路117、接地导轨119、二极管121、接地导轨115及箝制电路125的寄生二极管由电源导轨113至电源导轨123)以致能ESD电流，例如，可各自由VDDl行进至VSS2以及由VDDl行进至VDD2。然而，有些ESD电流也可沿着路径127行进通过晶体管103而破坏晶体管109的栅极氧化物(例如，在由VDDl至VSS2的ESD轰击(zapping)下)，以及沿着路径129行进通过晶体管103而破坏晶体管107的栅极氧化物(例如，在由VDDl至VDD2的ESD轰击下)。
[0004]图2示意说明传统跨领域ESD保护方案的问题的常见解决方案。如图所示，图2的电路包含与图1的电路类似的组件，例如晶体管201、203、205及207，电源导轨209及211 (例如，VDDl与VDD2)，接地导轨213及215 (例如，VSSl与VSS2)，箝制电路217及219，以及二极管221。为了克服某些与传统跨领域ESD保护方案有关的问题，图2的电路更包含电阻器223、二极管225及晶体管227 (例如，接地栅极晶体管)。电阻器223减少晶体管205及207中的每一个的栅极与源极之间的压降，用以减少晶体管205及207因ESD事件(例如，ESD轰击)而造成栅极氧化物损坏的可能性。在由电源导轨209至电源导轨211的ESD事件(例如，由VDDl至VDD2的ESD轰击)期间，二极管225保护晶体管205 (例如，PMOS晶体管)以防栅极氧化物崩溃。在由电源导轨209至接地导轨215的ESD事件(例如，由VDDl至VSS2的ESD轰击)期间，晶体管227保护晶体管207 (例如，NMOS晶体管)以防栅极氧化物崩溃。
[0005]尽管图2的ESD保护方案可提高成熟技术的栅极氧化物保护，然而该方案仍有多个缺点。例如，虽然电阻器223减少晶体管205及207中的每一个的栅极与源极之间的压降，然而电路加入电阻器223对于高速I/O应用有负面影响。此外，在正常操作期间泄露可能通过二极管225发生(例如，VDDl在VDD2通电之前通电时可能发生泄露)。尽管可实现通电顺序(power-on sequence)以缓解泄露问题,然而此一解决方案妨碍与电路关连的弹性。此外，尽管当前技术添加晶体管227可保护晶体管207以防栅极氧化物崩溃，然而此一方法在更进一步的技术不会有效，因为，例如，晶体管227的Vt1与晶体管207的栅极氧化物的Vbd之间几乎不存在任何余裕。
[0006]图3示意说明传统跨领域ESD保护方案的问题的另一解决方案。如图所示，图3的电路包含与图1的电路类似的组件，例如晶体管301、303、305及307，电源导轨309及311 (例如，VDDl与VDD2)，接地导轨313及315 (例如，VSSl与VSS2)，箝制电路317及319，以及二极管321。为了克服某些与图1及图2的ESD保护方案有关的问题，图3的电路包含电阻器323、325及327，晶体管329及331，以及源泵电阻器(source pump resistor) 333及335。例如，添加源泵电阻器333及335可进一步减少晶体管305及307中的每一个的栅极与源极的电位差，同时包含电阻器327及晶体管329的结构可去除对于通电顺序的需要。
[0007]不过，图3的ESD保护方案也有多个缺点。例如，如指示符337所示，晶体管331可能受苦于由有噪声的I/o接地导轨313造成的假触发(例如，瞬间切换输出以及瞬间切换噪声(SS0/SSN))，导致核心输出功能失真。此外，包含源泵电阻器333及335更会减少高速I/O应用的速度以及增加电路的设计复杂度。此外，电阻器(例如，电阻器323、325及327，以及源泵电阻器333及335)的数目增加导致实现设计需要更多芯片面积，而增加与此种设计关连的设备尺寸。
[0008]因此，亟须具备更有效的ESD解决方案的电路，例如，以对于设备尺寸有最小冲击的方式补充高速I/O应用，以及有可行的方法。
【发明内容】
[0009]本揭示内容的一方面为一种实现用以阻断电力领域间的ESD放电电流的ESD保护设备的电路。
[0010]本揭示内容的另一方面为一种实现用以阻断电力领域间的ESD放电电流的ESD保护设备的方法。
[0011]本揭示内容的额外方面及其它特征会在以下说明中提出以及部分在本技艺一般技术人员审查以下内容或学习本揭示内容的实施后会明白。按照随附权利要求书的特别提示，可实现及得到本揭示内容的优点。
[0012]根据本揭示内容，用一种电路可部分达成一些技术效果，该电路是包含:第一领域，其包含:稱合至第一电源导轨及第一接地导轨的第一电源箝制电路(first powerclamp)，以及经组态成传送来自该第一领域的讯号的第一接口连接；第二领域，其包含:耦合至第二电源导轨及第二接地导轨的第二电源箝制电路，以及经组态成接收进入该第二领域的讯号的第二接口连接；以及用以阻断来自ESD事件的电流的阻断电路，该阻断电路具有耦合至该第一接口连接的输入连接与耦合至该第二接口连接的输出连接。
[0013]方面包括一种阻断电路，其包含:第一 NM0S，其具有第一 NMOS栅极、第一 NMOS漏极及耦合至第一接地导轨的第一 NMOS源极；第二NM0S，其具有第二 NMOS栅极、第二 NMOS漏极及耦合至该第一接地导轨的第二 NMOS源极；以及反相器，其具有耦合至输入连接及该第一 NMOS栅极的输入，以及具有耦合至该第二 NMOS栅极的输出。有些方面包括一种阻断电路，其更包含:第一核心PMOS，其具有第一核心PMOS栅极、第一核心PMOS漏极、以及耦合至第二电源导轨的第一核心PMOS源极；以及第二核心PM0S，其具有第二核心PMOS栅极、第二核心PMOS漏极及耦合至该第二电源导轨的第二核心PMOS源极，其中第一 NMOS漏极耦合至该第一核心PMOS漏极及该第二核心PMOS栅极，以及其中输出连接耦合至该第二核心PMOS漏极、第二 NMOS漏极及该第一核心PMOS栅极。另一方面包括第二领域，更包含有核心PMOS栅极、核心PMOS漏极及耦合至第二电源导轨的核心PMOS源极的核心PMOS ；以及核心NM0S，其具有耦合至该核心PMOS栅极及第二接口连接的核心NMOS栅极，耦合至该核心PMOS漏极的核心NMOS漏极，以及耦合至第二接地导轨的核心NMOS源极，其中第一 NMOS及反相器的栅极氧化物崩溃电压大于该核心PMOS及该核心NMOS的栅极氧化物崩溃电压，以及其中，第一电源导轨有大于该第二电源导轨的电压。附加方面包括一种电路，其中第一 NMOS及反相器具有7伏特至8伏特之间的栅极氧化物崩溃电压，以及核心PMOS及核心NMOS各自具有4伏特至5伏特之间以及3.5伏特至4.5伏特之间的栅极氧化物崩溃电压，以及其中，第一电源导轨具有1.65伏特至2伏特的电压以及第二电源导轨具有0.8伏特至I伏特的电压。其它方面包括一种电路，其具有:耦合至第一电源导轨及第一接地导轨的第一 RC箝制电路(first RC clamp);以及具有稱合至该第一接地导轨的阳极及稱合至第二接地导轨的阴极的二极管，其中来自ESD事件的电流经由该第一 RC箝制电路及该二极管在由该第一电源导轨至该第二接地导轨的路径上放电。有些方面包括一种电路，其具有耦合至第二电源导轨及第二接地导轨的第二 RC箝制电路，其中来自ESD事件的电流经由第一 RC箝制电路、二极管及该第二 RC箝制电路在由第一电源导轨至该第二电源导轨的路径上放电。附加方面包括一种电路，其中当该第一电源导轨在该第二电源导轨之前通电时，不会有由第一电源导轨至第二电源导轨的泄露电流流经阻断电路。
[0014]本揭示内容的另一方面为一种方法，其包含下列步骤:将第一电源箝制电路耦合至第一领域的第一电源导轨及第一接地导轨；将第二电源箝制电路耦合至第二领域的第二电源导轨及第二接地导轨；提供用以阻断来自ESD事件的电流的阻断电路；在该第一领域中提供I/O接口连接用以传送来自该第一领域的讯号至该阻断电路；在该第二领域中提供核心接口连接用以传送来自该阻断电路的讯号至该第二领域；将该阻断电路的输入连接耦合至该I/O接口连接；以及将该阻断电路的输出连接耦合至核心接口连接。
[0015]有些方面包括:在阻断电路中提供有第一 NMOS源极、第一 NMOS漏极及第一 NMOS栅极的第一 NMOS晶体管；将该第一 NMOS源极耦合至第一接地导轨；在该阻断电路中提供有第二 NMOS源极、第二 NMOS漏极及第二 NMOS栅极的第二 NMOS晶体管；将该第二 NMOS源极耦合至该第一接地导轨；在该阻断电路中提供反相器；将该反相器的输出耦合至该第二NMOS栅极；以及将该反相器的输入耦合至该第一 NMOS栅极及输入连接。其它方面包括:在阻断电路中提供有第一核心PMOS源极、第一核心PMOS漏极及第一核心PMOS栅极的第一核心PMOS晶体管；将该第一核心PMOS源极耦合至第二电源导轨；在该阻断电路中提供有第二核心PMOS源极、第二核心PMOS漏极及第二核心PMOS栅极的第二核心PMOS晶体管；将该第二核心PMOS源极耦合至该第二电源导轨；将该第一 NMOS漏极耦合至该第一核心PMOS漏极，以及耦合至该第二核心PMOS栅极；以及将该第二 NMOS漏极耦合至该第二核心PMOS漏极、该第一核心PMOS栅极、以及输出连接。其它方面包括:在第二领域中提供有核心PMOS源极、核心PMOS漏极及核心PMOS栅极的核心PMOS晶体管，该核心PMOS晶体管的栅极氧化物崩溃电压小于第一 NMOS及反相器的栅极氧化物崩溃电压；将该核心PMOS源极耦合至第二电源导轨；在该第二领域中提供有核心NMOS源极、核心NMOS漏极及核心NMOS栅极的核心NMOS晶体管，该核心NMOS晶体管的栅极氧化物崩溃电压小于该第一 NMOS及该反相器的栅极氧化物崩溃电压；将该核心NMOS源极耦合至第二接地导轨；耦合该核心NMOS栅极、该核心NMOS栅极及输出连接；以及将该核心NMOS漏极耦合至该核心NMOS漏极，其中第一电源导轨有大于该第二电源导轨的电压。附加方面包括具有7伏特至8伏特之间的栅极氧化物崩溃电压的第一 NMOS及反相器，以及各自具有4伏特至5伏特之间以及3.5伏特至4.5伏特之间的栅极氧化物崩溃电压的核心PMOS及核心NM0S，以及其中第一电源导轨有1.65伏特至2伏特的电压以及第二电源导轨有0.8伏特至I伏特的电压。其它方面包括:在第一领域中提供第一 RC箝制电路用以放电来自ESD事件的电流；将该第一 RC箝制电路耦合至第一电源导轨及第一接地导轨；提供有阳极及阴极连接的二极管；将该阳极连接耦合至该第一接地导轨；以及将该阴极连接耦合至第二接地导轨，其中来自ESD事件的电流经由该第一 RC箝制电路及该二极管在由该第一电源导轨至该第二接地导轨的路径上放电。有些方面包括:在第二领域中提供第二 RC箝制电路用以放电来自ESD事件的电流；以及使该第二 RC箝制电路耦合至第二电源导轨及第二接地导轨，其中来自ESD事件的电流经由第一RC箝制电路、二极管及该第二 RC箝制电路在由第一电源导轨至该第二电源导轨的路径上放电。附加方面包括一种方法，其中当该第一电源导轨在该第二电源导轨之前通电时，不会有由第一电源导轨至第二电源导轨的泄露电流流经阻断电路。
[0016]本揭示内容的另一方面为一种电路，其包含:第一领域，其包含:耦合至第一电源导轨及第一接地导轨的第一电源箝制电路，以及I/o接口连接用以传送来自该第一领域的讯号；第二领域，其包含:耦合至第二电源导轨及第二接地导轨的第二电源箝制电路；用以传送讯号至该第二领域的核心接口连接；第一核心PM0S，其具有第一核心PMOS栅极、第一核心PMOS漏极及耦合至该第二电源导轨的第一核心PMOS源极；以及核心NM0S，其具有耦合至该第一核心PMOS栅极及该核心接口连接的一核心NMOS栅极，耦合至该第一核心PMOS漏极的核心NMOS漏极，以及耦合至该第二接地导轨的核心NMOS源极；以及经组态成阻断来自ESD事件的电流的阻断电路，其具有耦合至该I/O接口连接的输入连接与耦合至该核心接口连接的输出连接，该阻断电路包含:有第一 NMOS栅极、第一 NMOS漏极及耦合至该第一接地导轨的第一 NMOS源极的第一 NMOS ;有第二 NMOS栅极、第二 NMOS漏极及耦合至该第一接地导轨的第二 NMOS源极的第二 NM0S，其中该输入连接耦合至该第一 NMOS栅极，以及经由反相器耦合至该第二 NMOS栅极，其中该第一 NMOS及该反相器的栅极氧化物崩溃电压大于该第一核心PMOS及该核心NMOS的栅极氧化物崩溃电压；第二核心PM0S，其具有第二核心PMOS栅极、第二核心PMOS漏极及耦合至该第二电源导轨的第二核心PMOS源极；以及第三核心PM0S，其具有第三核心PMOS栅极、第三核心PMOS漏极及耦合至该第二电源导轨的第三核心PMOS源极，其中该第一 NMOS漏极耦合至该第二核心PMOS漏极，以及该第三核心PMOS栅极，以及其中该输出连接耦合至该第三核心PMOS漏极、该第二 NMOS漏极及第二核心PMOS栅极。
[0017]有些方面包括一种电路，其中第一 NMOS及反相器具有7伏特至8伏特之间的栅极氧化物崩溃电压，以及第一核心PMOS及核心NMOS各自具有4伏特至5伏特之间以及3.5伏特至4.5伏特之间的栅极氧化物崩溃电压，以及其中第一电源导轨具有1.65伏特至2伏特的电压以及第二电源导轨具有0.8伏特至I伏特的电压。某些方面包括有耦合至第一接地导轨的阳极以及耦合至第二接地导轨的阴极的二极管，其中第一领域更包括耦合至第一电源导轨及该第一接地导轨的第一 RC箝制电路，其中第二领域更包括耦合至第二电源导轨及该第二接地导轨的第二 RC箝制电路，其中来自ESD事件的电流在由该第一电源导轨经由该第一 RC箝制电路及该二极管至该第二接地导轨的路径上放电或经由该第一 RC箝制电路、该二极管及该第二 RC箝制电路在由该第一电源导轨至该第二电源导轨的路径上放电。其它方面包括一种电路，其中当该第一电源导轨在该第二电源导轨之前通电时，不会有由第一电源导轨至第二电源导轨的泄露电流流经I/O及核心接口连接。
[0018]本领域技术人员由以下详细说明可明白本揭示内容的额外方面及技术效果，其中仅以预期可实现本揭示内容的最佳模式举例描述本揭示内容的具体实施例。应了解，本揭示内容能够做出其它及不同的具体实施例，以及在各种明显的方面，能够修改多个细节而不脱离本揭示内容。因此，附图及说明内容本质上应被视为图解说明用而不是用来限定。
【专利附图】
【附图说明】
[0019]在此用附图举例说明而不是限定本揭示内容，图中类似的组件用相同的组件符号表不。
[0020]图1示意说明包含传统跨领域ESD保护方案的电路；
[0021]图2示意说明传统跨领域ESD保护方案的问题的常见解决方案；
[0022]图3示意说明传统跨领域ESD保护方案的问题的另一解决方案；以及
[0023]图4A及图4B根据本揭示内容的示范具体实施例示意说明实现多重电力领域的ESD保护方案的电路。
[0024]符号说明
[0025]101I/O输入端子
[0026]103,105,107,109 晶体管
[0027]IllaUllb设计路径
[0028]113电源导轨
[0029]115接地导轨
[0030]117箝制电路
[0031]119接地导轨
[0032]121二极管
[0033]123电源导轨
[0034]125箝制电路
[0035]127、129路径
[0036]201,203,205,207 晶体管
[0037]209,211电源导轨
[0038]213,215接地导轨
[0039]217,219箝制电路
[0040]221二极管
[0041]223电阻器[0042]225二极管
[0043]227晶体管
[0044]301、303、305、307 晶体管
[0045]309、311电源导轨
[0046]313,315接地导轨
[0047]317,319箝制电路
[0048]321二极管
[0049]323、325、327电阻器
[0050]329、331晶体管
[0051]333,335源泵电阻器
[0052]337指示符
[0053]401、403、405、407 晶体管
[0054]409二极管
[0055]411、413RC 箝制电路
[0056]415,417电源导轨
[0057]419、421接地导轨
[0058]423、425路径
[0059]427阻断电路
[0060]429、431NMOS
[0061]433、435核心 PMOS
[0062]437反相器
[0063]439输入连接
[0064]441输出连接。
【具体实施方式】
[0065]为了解释，在以下的说明中，提出各种特定的细节供彻底了解示范具体实施例。不过，显然没有所述特定细节或用等价配置仍可实施示范具体实施例。在其它情况下，众所周知的结构及装置用方块图说明以免不必要地混淆示范具体实施例。此外，除非明示，在本专利说明书及权利要求书中表示成分、反应状态等等的数量、比例及数值性质的所有数字应被理解为在所有情况下可用措辞“约”来修饰。
[0066]本揭示内容是针对及解决在具有多重电力领域的电路(包括跨领域接口电路)有ESD轰击时造成晶体管栅极氧化物崩溃的问题。本揭示内容针对及解决此类问题，例如，除了其它以外，是通过提供阻断电路用以阻断电力领域间的ESD放电电流，从而防止跨领域电路中的脆弱晶体管(例如，耦合至ESD晶体管)的栅极氧化物崩溃。
[0067]图4A及图4B根据本揭示内容的示范具体实施例示意说明实现用于多重电力领域的ESD保护方案的电路。例如，图4A所示的电路(例如，除了其它组件以外，包含与图1的组件类似的晶体管401、403、405及407，二极管409，RC箝制电路411及413，电源导轨415及417 (例如，VDDl与VDD2)，以及接地导轨419及421 (例如，VSSl与VSS2))实现路径423及425。如图所示，路径423(例如，由电源导轨415至接地导轨421)包含RC箝制电路411与二极管409，以及路径425(例如，由电源导轨415至电源导轨417)包含RC箝制电路411及413，以及二极管409。
[0068]注意图4A，在跨领域VDDl至VSS2的ESD轰击下，目标可包括，例如，防止晶体管407的栅极氧化物崩溃。在ESD事件期间，阻断电路427防止来自ESD事件的ESD电流流经一个或多个传统设计路径(例如，图1的设计路径Illa)。同样，在跨领域VDDl至VDD2的ESD轰击下，目标可包括，例如，防止晶体管405的栅极氧化物崩溃。阻断电路427防止来自ESD事件的ESD电流流经另一个或多个传统设计路径(例如，图1的设计路径127或129)。
[0069]图4B的电路说明实现阻断电路用以阻断电力领域间的ESD放电电流的电路。如图所示，阻断电路427包含源极耦合至接地导轨419的NM0S429及431，源极耦合至电源导轨417的核心PM0S433及435，以及反相器437。输入连接439耦合至NM0S429的栅极以及经由反相器437至NM0S431的栅极。另外，匪0S429的漏极耦合至核心PM0S433的漏极，以及核心PM0S435的栅极。此外，输出连接441耦合至核心PM0S435的漏极，NM0S431的漏极，以及核心PM0S433的栅极。
[0070]除了保护晶体管405及407的栅极氧化物以外，图4A及图4B的ESD保护方案不需要通电顺序，因为核心PM0S433及435的源极都耦合至电源导轨417。实现图4A及图4B的ESD保护方案的电路也有显著减少的尺寸，因为所述方案不需要占用大量芯片面积的多余电阻器(例如，电阻器323、325及327,源泵电阻器(source pump resistor) 333及335、等等)。此外，如上述，所述方案补充高速I/O应用(例如，没有减少此类应用的速度的源泵电阻器333及335)。此外，接地反弹(ground bounce)及假触发不造成问题，因为NM0S429及431的源极都耦合至接地导轨419。因此，图4A及图4B的ESD保护方案不会经历由接地导轨419上的噪声造成的核心输出功能失真。
[0071]本揭示内容的具体实施例可达成多项技术效果，包括保护脆弱MOSFET晶体管的栅极氧化物，高速I/o应用，设计简单，以及减少设备(及电路)尺寸。本揭示内容的具体实施例可用于各种工业应用，例如，微处理器、智能型手机、行动电话、手机、机上盒、DVD烧录机及播放机、汽车导航、打印机及接口设备，网络及电信设备，游戏系统、数字照相机、或使用逻辑或高电压技术节点的任何设备。因此，本揭示内容在产业上可用于各种高度整合的半导体组件，包括使用ESD保护设备以通过ESD/闭锁标准规格(例如，液晶显示器(LCD)驱动器，同步随机存取内存(SRAM)，单次程序化(OTP)，以及电源管理产品)的设备。
[0072]在以上说明中，本揭示内容用多个示范具体实施例来描述。不过，显然仍可做出各种修饰及改变而不脱离本揭示内容更宽广的精神及范畴，如权利要求书所述。因此，本专利说明书及附图应被视为图解说明用而非限定。应了解，本揭示内容能够使用各种其它组合及具体实施例以及在如本文所述的本发明概念范畴内能够做出任何改变或修改。
【权利要求】
1.一种电路,其包含: 第一领域，其包含耦合至第一电源导轨及第一接地导轨的第一电源箝制电路，以及经组态成传送来自该第一领域的讯号的第一接口连接； 第二领域，其包含耦合至第二电源导轨及第二接地导轨的第二电源箝制电路，以及经组态成接收进入该第二领域的讯号的第二接口连接；以及 阻断电路，其用以阻断来自ESD事件的电流，该阻断电路具有耦合至该第一接口连接的输入连接与耦合至该第二接口连接的输出连接。
2.根据权利要求1所述的电路，其中，该阻断电路包含: 具有第一 NMOS栅极、第一 NMOS漏极及耦合至该第一接地导轨的第一 NMOS源极的第一NMOS ； 具有第二 NMOS栅极、第二 NMOS漏极及耦合至该第一接地导轨的第二 NMOS源极的第二NMOS ；以及 具有耦合至该输入连接及该第一 NMOS栅极的输入以及具有耦合至该第二 NMOS栅极的输出的反相器。
3.根据权利要求2所述的电路，其中，该阻断电路更包含: 第一核心PM0S，其具有第一核心PMOS栅极、第一核心PMOS漏极及耦合至该第二电源导轨的第一核心PMOS源极；以及 第二核心PM0S，其具有第二核 心PMOS栅极、第二核心PMOS漏极及耦合至该第二电源导轨的第二核心PMOS源极，其中，该第一 NMOS漏极耦合至该第一核心PMOS漏极及该第二核心PMOS栅极，以及其中，该输出连接耦合至该第二核心PMOS漏极、该第二 NMOS漏极及该第一核心PMOS栅极。
4.根据权利要求2所述的电路，其中，该第二领域更包含具有核心PMOS栅极、核心PMOS漏极及耦合至该第二电源导轨的核心PMOS源极的核心PMOS ；以及核心NM0S，其具有耦合至该核心PMOS栅极及该第二接口连接的核心NMOS栅极、耦合至该核心PMOS漏极的核心NMOS漏极，以及耦合至该第二接地导轨的核心NMOS源极，其中，该第一 NMOS及该反相器的栅极氧化物崩溃电压大于该核心PMOS及该核心NMOS的栅极氧化物崩溃电压，以及其中，该第一电源导轨具有大于该第二电源导轨的电压。
5.根据权利要求4所述的电路，其中，该第一NMOS及该反相器具有在7伏特至8伏特之间的栅极氧化物崩溃电压，以及该核心PMOS及该核心NMOS各自具有4伏特至5伏特之间以及3.5伏特至4.5伏特之间的栅极氧化物崩溃电压，以及其中，该第一电源导轨具有1.65伏特至2伏特的电压以及该第二电源导轨具有0.8伏特至I伏特的电压。
6.根据权利要求1所述的电路，更包含: 耦合至该第一电源导轨及该第一接地导轨的第一 RC箝制电路；以及 具有耦合至该第一接地导轨的阳极及耦合至该第二接地导轨的阴极的二极管，其中，来自ESD事件的电流经由该第一 RC箝制电路及该二极管在由该第一电源导轨至该第二接地导轨的路径上放电。
7.根据权利要求6所述的电路，更包含耦合至该第二电源导轨及该第二接地导轨的第二 RC箝制电路，其中，来自ESD事件的电流经由该第一 RC箝制电路、该二极管及该第二 RC箝制电路在由该第一电源导轨至该第二电源导轨的路径上放电。
8.根据权利要求1所述的电路，其中，当该第一电源导轨在该第二电源导轨之前通电时，不会有由该第一电源导轨至该第二电源导轨的泄露电流流经该阻断电路。
9.一种方法，其包含: 将第一电源箝制电路耦合至第一领域的第一电源导轨及第一接地导轨； 将第二电源箝制电路耦合至第二领域的第二电源导轨及第二接地导轨； 提供用以阻断来自ESD事件的电流的阻断电路； 在该第一领域中提供I/O接口连接，用以传送来自该第一领域的讯号至该阻断电路； 在该第二领域中提供核心接口连接，用以传送来自该阻断电路的讯号至该第二领域； 将该阻断电路的输入连接耦合至该I/O接口连接；以及 将该阻断电路的输出连接耦合至核心接口连接。
10.根据权利要求9所述的方法，更包括: 在该阻断电路中提供具有第一 NMOS源极、第一 NMOS漏极及第一 NMOS栅极的第一 NMOS晶体管； 将该第一 NMOS源极耦合至该第一接地导轨； 在该阻断电路中提供具有第二 NMOS源极、第二 NMOS漏极及第二 NMOS栅极的第二 NMOS晶体管； 将该第二 NMOS源极耦合至该第一接地导轨； 在该阻断电路中提供反相器； 将该反相器的输出耦合至该第二 NMOS栅极；以及 将该反相器的输入耦合至该第一 NMOS栅极及该输入连接。
11.根据权利要求10所述的方法，更包括: 在该阻断电路中提供具有第一核心PMOS源极、第一核心PMOS漏极及第一核心PMOS栅极的第一核心PMOS晶体管； 将该第一核心PMOS源极耦合至该第二电源导轨； 在该阻断电路中提供具有第二核心PMOS源极、第二核心PMOS漏极及第二核心PMOS栅极的第二核心PMOS晶体管； 将该第二核心PMOS源极耦合至该第二电源导轨； 将该第一 NMOS漏极耦合至该第一核心PMOS漏极，以及耦合至该第二核心PMOS栅极；以及 将该第二 NMOS漏极耦合至该第二核心PMOS漏极、该第一核心PMOS栅极及该输出连接。
12.根据权利要求10所述的方法，更包括: 在该第二领域中提供具有核心PMOS源极、核心PMOS漏极及核心PMOS栅极的核心PMOS晶体管，该核心PMOS晶体管的栅极氧化物崩溃电压小于该第一 NMOS及该反相器的栅极氧化物崩溃电压； 将该核心PMOS源极耦合至该第二电源导轨； 在该第二领域中提供具有核心NMOS源极、核心NMOS漏极及核心NMOS栅极的核心NMOS晶体管，该核心NMOS晶体管的栅极氧化物崩溃电压小于该第一 NMOS及该反相器的栅极氧化物崩溃电压；将该核心NMOS源极耦合至该第二接地导轨； 耦合该核心NMOS栅极、该核心NMOS栅极及该输出连接；以及将该核心NMOS漏极耦合至该核心NMOS漏极，其中，该第一电源导轨具有大于该第二电源导轨的电压。
13.根据权利要求12所述的方法，其中，该第一NMOS及该反相器具有7伏特至8伏特之间的栅极氧化物崩溃电压，以及该核心PMOS及该核心NMOS各自具有4伏特至5伏特之间以及3.5伏特至4.5伏特之间的栅极氧化物崩溃电压，以及其中，该第一电源导轨具有1.65伏特至2伏特的电压以及该第二电源导轨具有0.8伏特至I伏特的电压。
14.根据权利要求9所述的方法，更包括: 在该第一领域中提供第一 RC箝制电路，用以放电来自ESD事件的电流； 将该第一 RC箝制电路稱合至该第一电源导轨及该第一接地导轨； 提供具有阳极及阴极连接的二极管； 将该阳极连接耦合至该第一接地导轨；以及 将该阴极连接耦合至该第二接地导轨，其中，来自ESD事件的电流经由该第一 RC箝制电路及该二极管在由该第一电源导轨至该第二接地导轨的路径上放电。
15.根据权利要求14所述的方法，更包括: 在该第二领域中提供第二 RC箝制电路，用以放电来自ESD事件的电流；以及将该第二 RC箝制电路耦合至该第二电源导轨及该第二接地导轨，其中，来自ESD事件的电流经由该第一 RC箝制电路 、该二极管及该第二 RC箝制电路在由该第一电源导轨至该第二电源导轨的路径上放电。
16.根据权利要求9所述的方法，其中，当该第一电源导轨在该第二电源导轨之前通电时，不会有由该第一电源导轨至该第二电源导轨的泄露电流流经该阻断电路。
17.—种电路,其包含: 第一领域，其包含稱合至第一电源导轨及第一接地导轨的第一电源箝制电路，以及I/O接口连接，用以传送来自该第一领域的讯号； 第二领域，其包含: 耦合至第二电源导轨及第二接地导轨的第二电源箝制电路； 用以传送讯号至该第二领域的核心接口连接； 第一核心PM0S，其具有第一核心PMOS栅极、第一核心PMOS漏极及耦合至该第二电源导轨的第一核心PMOS源极；以及 核心NM0S，其具有耦合至该第一核心PMOS栅极及该核心接口连接的核心NMOS栅极、耦合至该第一核心PMOS漏极的核心NMOS漏极，以及耦合至该第二接地导轨的核心NMOS源极；以及 经组态成阻断来自ESD事件的电流的阻断电路，其具有耦合至该I/O接口连接的输入连接与耦合至该核心接口连接的输出连接，该阻断电路包含: 具有第一 NMOS栅极、第一 NMOS漏极及耦合至该第一接地导轨的第一 NMOS源极的第一NMOS ； 具有第二 NMOS栅极、第二 NMOS漏极及耦合至该第一接地导轨的第二 NMOS源极的第二NM0S，其中，该输入连接耦合至该第一 NMOS栅极，以及经由反相器耦合至该第二 NMOS栅极，其中，该第一 NMOS及该反相器的栅极氧化物崩溃电压大于该第一核心PMOS及该核心NMOS的栅极氧化物崩溃电压； 第二核心PM0S，其具有第二核心PMOS栅极、第二核心PMOS漏极及耦合至该第二电源导轨的第二核心PMOS源极；以及 第三核心PMOS，其具有第三核心PMOS栅极、第三核心PMOS漏极及耦合至该第二电源导轨的第三核心PMOS源极，其中，该第一 NMOS漏极耦合至该第二核心PMOS漏极，以及该第三核心PMOS栅极，以及其中，该输出连接耦合至该第三核心PMOS漏极、该第二 NMOS漏极及该第二核心PMOS栅极。
18.根据权利要求17所述的电路，其中，该第一NMOS及该反相器具有7伏特至8伏特之间的栅极氧化物崩溃电压，以及该第一核心PMOS及该核心NMOS各自具有4伏特至5伏特之间以及3.5伏特至4.5伏特之间的栅极氧化物崩溃电压，以及其中，该第一电源导轨具有1.65伏特至2伏特的电压以及该第二电源导轨具有0.8伏特至I伏特的电压。
19.根据权利要求17所述的电路，更包含具有耦合至该第一接地导轨的阳极及耦合至该第二接地导轨的阴极的二极管，其中，该第一领域更包含耦合至该第一电源导轨及该第一接地导轨的第一 RC箝制电路，其中，该第二领域更包含耦合至该第二电源导轨及该第二接地导轨的第二 RC箝制电路，其中，来自ESD事件的电流经由该第一 RC箝制电路及该二极管在由该第一电源导轨至该第二接地导轨的路径上放电或经由该第一 RC箝制电路、该二极管及该第二 RC箝制电路在由该第一电源导轨至该第二电源导轨的路径上放电。
20.根据权利要求17所述的电路，其中，当该第一电源导轨在该第二电源导轨之前通电时，不会有由该第一电源导轨至该 第二电源导轨的泄露电流流经该I/o及核心接口连接。
【文档编号】H01L23/60GK103456720SQ201310203757
【公开日】2013年12月18日 申请日期:2013年5月28日 优先权日:2012年5月29日
【发明者】林盈彰, 赖大伟 申请人:新加坡商格罗方德半导体私人有限公司