带有通过电阻器电路互联的载流区域和隔离结构的半导体器件和驱动电路、及其制作方法
【专利摘要】本公开涉及带有通过电阻器电路互联的载流区域和隔离结构的半导体器件和驱动电路、及其制作方法。半导体器件和驱动电路的实施例包括具有第一导电类型的半导体衬底、隔离结构（包括下沉区域和埋层）、位于衬底的由隔离结构包含的部分内的有源器件以及电阻器电路。埋层位于顶衬底表面下方，并且具有第二导电类型。下沉区域延伸于顶衬底表面和该埋层之间，并且具有第二导电类型。有源器件包括载流区域（例如第一导电类型的源极区域和/或第二导电类型的漏极区域），以及电阻器电路连接在隔离结构和载流区域之间。电阻器电路可以包括一个或多个电阻网络以及可选地包括肖特基二极管和/或一个或多个与电阻网络串联和/或并联的PN结二极管。
【专利说明】带有通过电阻器电路互联的载流区域和隔离结构的半导体器件和驱动电路、及其制作方法
【技术领域】
[0001]实施例通常涉及半导体器件及其制作方法，更具体地说，涉及带有隔离结构的横向扩散金属氧化物半导体(LDMOS)器件。
【背景技术】
[0002]在某些包括电感负载的片上系统(SOC)应用中，某些节点在切换期间可以会经历负电位，这可以会导致将显著的电流注入到衬底。注入到衬底的载荷子可以干扰相邻电路，从而不利地影响其运作。
[0003]因此，就不断需要可以克服这一困难和提供改进性能的改进的器件结构、材料以及制作方法。还期望采用的方法、材料以及结构与现今制作能力和材料相容，并且不需要对可用的制作程序进行实质性修改或不需要大幅增加制作成本。此外，结合附图和前述的【技术领域】和背景，从后续的详细说明书和所附的权利要求中来看，各个实施例的其它所需特征和特性将变得显而易见。
【专利附图】
【附图说明】
[0004]结合以下附图，以下的实施例将会得到描述，其中类似的数字表示类似的元素，以及
[0005]图1是根据一个实施例的包括被配置以驱动包括电感负载的外部电路的驱动电路的电子系统的简化示意图；
[0006]图2是根据一个实施例的N型、横向扩散金属氧化物半导体场效应晶体管(NLDM0SFET)的截面图，带有连接在PLDM0SFET的漏极区域和隔离结构之间的电阻器电路；
[0007]图3是根据一个实施例的图2的NLDM0SFET的简化电路表征；
[0008]图4根据一个替代实施例，是图2的NLDM0SFET的简化电路表征，带有包括与肖特基二极管串联的电阻网络的电阻器电路；
[0009]图5是根据另一个替代实施例的图2的NLDM0SFET的简化电路表征，带有包括与肖特基二极管并联的电阻网络的电阻器电路；
[0010]图6是根据另一个替代实施例的图2的NLDM0SFET的简化电路表征，带有包括与PN结二极管串联的电阻网络的电阻器电路；
[0011]图7是根据另一个替代实施例的图2的NLDM0SFET的简化电路表征，带有包括与PN结二极管并联的电阻网络的电阻器电路；
[0012]图8是根据一个实施例的一个P型、横向扩散金属氧化物半导体场效应晶体管(PLDM0SFET)的截面图，带有连接在PLDM0SFET的源极区域和隔离结构之间的电阻器电路；
[0013]图9是根据一个实施例的图8的PLDM0SFET的简化电路表征；
[0014]图10根据一个替代实施例，是图8的PLDM0SFET的简化电路表征，带有包括与肖特基二极管串联的电阻网络的电阻器电路；[0015]图11是根据另一个替代实施例的图8的PLDM0SFET的简化电路表征，带有包括与肖特基二极管并联的电阻网络的电阻器电路；
[0016]图12根据一个替代实施例，是图8的PLDM0SFET的简化电路表征，带有包括与PN结二极管串联的电阻网络的电阻器电路；
[0017]图13是根据另一个替代实施例的图8的PLDM0SFET的简化电路表征，带有包括与PN结二极管并联的电阻网络的电阻器电路；以及
[0018]图14是示出了根据各种实施例的一种形成图2和图8中所说明的器件的方法，并且将这些器件合并到一个带有电感负载的系统的简化流程图。
【具体实施方式】
[0019]以下的详细说明仅仅是示例的，不旨在限定本发明的实施例或本申请以及各种实施例的使用。此外，也不旨在被先前【技术领域】、背景、或以下详细说明中呈现的任何明示或暗示的理论所限定。
[0020]为了简便以及清晰的说明，附图示出了构造的一般方式，并且说明书以及众所周知的特征和技术的细节可以被省略以避免不必要地模糊实施例的说明。此外，附图中的元素不一定按比例绘制。例如，附图中的一些元素或区域的尺寸相对于其它元素或区域可以被放大以帮助提高对本发明各种实施例的理解。
[0021]说明书以及权利要求中的术语“第一”、“第二”、“第三”、“第四”等等，如果有的话，可以被用于在相似元素之间区分，而不一定用于描述一个特定顺序或时间顺序。应理解术语的这种用法在适当的情况下是可以互换的以便本申请所描述的实施例例如，能够以不是本申请所说明的顺序或不同于本申请所描述的其它方式被使用。此外，术语“包括”、“包含”、“具有”或其的任何变化形式旨在涵盖一个非排他性内容，以便包括一列元素或步骤的一个过程、方法、物件、或设备不需要被限定于那些元素或步骤，而可以包括其它没有明确列出的或是这个过程、方法、物件、或设备固有的其它元素或步骤。说明书和权利要求中的术语“左”、“右”、“里”、“外”、“前”、“后”、“上”、“下”、“底部”、“顶部”、“之上”、“之下”、“上面”、“下面”等等，如果有的话，是被用于描述相对位置并且不一定用于描述空间中的固定位置。应理解本申请所描述的实施例可以在其它情况下而不是本申请所说明的或以其它方式所描述的情况下被使用。本申请所使用的术语“耦合”被定义为以一种电或非电方式直接或间接连接。
[0022]本申请所描述的本发明的各种实施例是通过特定导电类型的半导体器件以及结构被说明的；该半导体器件以及结构具有各种适合于导电器件或结构的P和N掺杂区域。但是这仅仅是为了便于解释并且不旨在限定。本领域所属技术人员将理解相反导电类型的半导体器件以及结构可以通过互换导电类型被提供以便P型区域变为N型区域，反之亦然。或者，下面所说明的特定区域可以通常被称为是“第一导电类型”和“第二导电类型”，其中第一导电类型可以是N类型或P类型，那么第二导电类型可以是P类型或N类型等等。此夕卜，为了便于解释并且不旨在限定，本发明的各种实施例在本申请中被描述为硅半导体，但是本领域所属技术人员将理解本发明不被限定为硅，而是适用于多种半导体材料。非限定性例子是其它类型IV半导体材料、以及类型II1-V和I1-VI半导体材料、有机半导体材料以及它们的组合，无论是块的形式、层的形式、薄膜形式、绝缘硅形式或它们的组合。这些材料可以是单晶或多晶或非晶或它们的组合。
[0023]图1是根据一个实施例的包括被配置以驱动包括电感负载132的外部电路130的驱动电路110的电子系统100的简化示意图。系统100可以在一辆汽车或其它车辆内被实施，其中电感负载132表不电动机的一部分,或车辆的其它电感分量。或者，系统100或其派生物可以被用于汽车或车辆应用以外的应用。
[0024]根据一个实施例，驱动电路110是片上系统(SOC)的一部分，其中驱动器电路110和SOC的其它部分形成于单一半导体衬底(以下被称为“S0C衬底”)上。例如，SOC也可以包括各种处理组件、存储器阵列(例如，闪存阵列、静态随机存取存储器(SRAM)阵列、等等)、以及其它电路。简单起见，SOC的其它部分在图1中未进行说明。正如在下面将要更详细解释的，实施例涉及被配置以减小或消除源于电感负载132或其它来源的不需要的电流注入SOC衬底的系统和半导体组件。
[0025]驱动电路110和SOC的其它部分至少通过“高边栅极(high side gate)”(HG)插脚(pin) 140、“高边源极” (HS)插脚141、“低边栅极”(LG)插脚142、“低边源极”(LS)插脚143、以及接地插脚144耦合于外部电路130。虽然在本发明被称为“插脚”，插脚140-144可以包括插脚、引线、导线、凸块、球体的任意组合或其它类型的接触。在图1中，穿过插脚140-144的垂直虚线表示了 SOC (包括驱动电路110)和外部电路130之间的划分。
[0026]正如上面所提到的，在一个实施例中，外部电路130包括电感负载132、第一“高边”FET133、第二“低边”FET134、以及分流电阻器136。正如在下面将要更详细解释的，在某些情况下，电感负载132可以作为耦合于驱动电路110的注入电流源。正如图1所显示的，高边FET133和低边FET134各自包括体二极管。HS插脚141在节点120耦合于电感负载132的输入端子、高边FET133的源极、以及低边FET134的漏极。低边FET134的源极通过分流电阻器136耦合于LS插脚143和地面。高边FET133的栅极耦合于HG插脚140，并且高边FET133响应于通过HG插脚140从驱动电路110接收到的信号被开启和关闭。低边FET134的栅极耦合于LG插脚142，并且低边FET134响应于通过LG插脚142从驱动电路110接收到的信号被开启和关闭。
[0027]根据一个实施例，沿着第一电流路径，驱动电路110包括至少一个第一 N型LDMOS场效应晶体管(NLDM0SFET ) 112和至少一个P型LDMOS场效应晶体管(PLDM0SFET ) 116。节点150将NLDM0SFET112的漏极和PLDM0SFET116的源极和体耦合于HG插脚140。节点151将NLDM0SFET112的源极和体以及PLDM0SFET116的漏极耦合于HS插脚141。沿着第二电流路径，驱动电路110也可以包括第二 NLDM0SFET114和第二 PLDM0SFET118。节点152将NLDM0SFET114的漏极和PLDM0SFET118的源极和体耦合于LG插脚142。节点153将NLDM0SFET114的源极和体以及PLDM0SFET118的漏极耦合于LS插脚143。SOC衬底通过接地插脚144被连接到系统接地。
[0028]正如结合其它附图将要在后面被详细描述的，PLDM0SFET116和118的有源区域分别可以形成于隔离结构或隔离“管桶”(例如，N型埋层和围绕有源区域的N型下沉区域(sinker region))内。此外，NLDM0SFET112和114的有源区域分别可以类似地形成于隔离结构内。隔离结构被配置以将NLDM0SFET112和114以及PLDM0SFET116和118的有源区域从SOC衬底的剩余部分中分开。隔离结构可以允许NLDM0SFET112和114以及PLDM0SFET116和118用体偏压进行操作。此外，在正常操作条件下，隔离结构可以有助于防止电流注入SOC衬底。例如，正如图1所表示的，二极管113和115是与NLDM0SFET112和114相关联的埋层-衬底二极管(buried layer-to-substrate diode),以及二极管117和119是与PLDM0SFET116和118相关联的埋层-衬底二极管，其中二极管113、115、117、以及119允许插脚141-143处于正电位而不短路到SOC衬底。
[0029]在某些系统中，PLDM0SFET116和118的源极区域以及其相关联的隔离结构通过金属化被电短路，以便源极区域和隔离结构总是处在相同电位。此外，在PLDM0SFET116和118中，体区域可以与衬底表面处的隔离结构合并，在这种情况下，隔离结构(或者更具体说是N型下沉区域)可以被认为是体结(body tie)。源极区域和体区域通常被保持在高电位(例如，Vdd)，并且短路源极与隔离结构，同时合并隔离结构和体区域使得位于体区域和N型埋层之间的衬底部分更好地将满反向偏压维持在最大Vdd处。类似地，NLDM0SFET112和114的漏极区域及其相关联的隔离结构可以通过金属化被电短路，以便漏极区域和隔离结构总是处在相同电位。这样的布置是有利的，因为在NLDM0SFET112和114内，位于漂移区域和每一个隔离结构埋层之间的衬底材料可以不能够将满反向偏压维持在始于漂移区域和埋层的最大Vdd处。
[0030]虽然载流区域(例如，NLDM0SFET112和114的漏极区域以及PLDM0SFET116和118的源极区域)到NLDM0SFET112和114的隔离结构以及到PLDM0SFET116和118的体的一起短路在很多操作条件下可以很好地工作，然而，在某些其它操作条件下，这种布置可以允许不需要的电流注入到SOC衬底。例如，在驱动电路110关闭高边FET133 (例如，通过开启NLDM0SFET112)的那一刻，低边FET134也被关闭(例如，NLDM0SFET114导电)。在这种状态下，电感负载132内的电流可以将HS插脚141推到负，直到低边FET134的体二极管被正向偏压。驱动器电路110可以被控制以开启低边FET134，以在一段时间之后降低低边FET134的功耗。然后，在节点120和HS插脚141 (从而在NLDM0SFET112的源极和体)处的负电位由分流电阻器136的电阻和低边FET134的RDSON总和乘以电感负载电流来定义。在LS插脚143 (以及NLDM0SFET114的源极和体)处，较小的负电位由分流电阻器136的电阻乘以电感负载电流来定义。在高边FET133被关闭之后的一段时间，NLDM0SFET112和114具有正栅极-源极电压(Vgs)，因此引起漏极与NLDM0SFET112和114的源极短路。在NLDM0SFET112和114的漏极电极以及隔离结构仅仅短路的系统中，HS插脚141和LS插脚143处的负电位可以然后通过NLDM0SFET112和114的导电通道接入节点150、152以及SOC衬底内的至少两个注入点(N型区域)。因为HS插脚141处的负电位大于LS插脚143处的负电位，作为HS插脚141处的负电位的结果的电流注入电位是一个比作为LS插脚143上的负电位的电流注入电位大的潜在问题。为了在一段时间避免在低边FET134的体二极管内的高功耗，低边FET134在关闭高边FET133不久之后被开启(即，通过关闭NLDM0SFET114)。然而，节点120处(因此HS插脚141)的电位将仍然为负，并且电流注入问题可以仍然存在，虽然在一个较小的程度。
[0031]根据各种实施例，驱动电路110包括被配置以减小或消除在上述所描述的或其它操作条件下电流注入SOC衬底的另一电路。更具体地，在一个实施例中，驱动电路110包括耦合于NLDM0SFET112的漏极区域和隔离结构之间的第一电阻器电路160、耦合于NLDM0SFET114的漏极区域和隔离结构之间的第二电阻器电路161、耦合于PLDM0SFET116的源极区域和隔离结构之间的第三电阻器电路162、以及耦合于PLDM0SFET118的源极区域和隔离结构之间的第四电阻器电路163。通过将电阻器电路160-163插入到这些位置，注入电流可以被减小。更具体地，注入点在电阻器电路160-163的后面移动，从而显著地限制了在HS插脚141和/或LS插脚143处的一个给定电位可以被注入到SOC衬底的电流。虽然未在图1中被说明，驱动电路110可以包括附加的NLDM0SFET和/或PLDM0SFET器件，也包括耦合于其漏极区域或源极区域和隔离结构之间的电阻器电路以为了减小或消除电流注入SOC衬底。
[0032]正如本申请所使用的，“电阻器电路”是包括一个或多个电阻器或电阻网络的电路。当本申请提及“电阻网络”的时候，应理解该术语可以包括单一电阻器或串联或并联的电阻器布置。正如在下面将要更详细解释的，本申请所讨论的“电阻器电路”实施例包括至少电阻网络，并且也可以包括一个或多个其它组件(例如，一个或多个电阻网络或与电阻器电路的电阻网络串联和/或并联在一起的其它组件)。正如结合剩余的附图在下面将要更详细描述的，虽然形成了电阻器电路的一部分的电阻器可以由多晶硅形成，应理解一个电阻器也可以由其它材料形成。“二极管”可以包括单一二极管或多个串联或并联互联的二极管。在各种实施例中，二极管可以形成于肖特基接触和掺杂半导体区域、PN结、多晶硅二极管、以及这些或其它二极管组件的组合。
[0033]NLDM0SFET (例如，NLDM0SFET112)、PLDM0SFET (例如，PLDM0SFET116)以及相关联电阻器电路(例如，电阻器电路160和162)的实施例在下面被详细描述。更具体地，图2-图7讨论了 NLDM0SFET和相关联电阻器电路的各种实施例，以及图8-图13讨论了 PLDM0SFET和相关联电阻器电路的各种实施例。应理解NLDM0SFET和PLDM0SFET的各种实施例可以被合并到一个系统中，例如系统100。
[0034]图2是根据一个实施例的NLDM0SFET200 (例如，图1的NLDM0SFET112)的截面图，带有耦合于NLDM0SFET200的漏极区域和隔离结构之间的电阻器电路(例如，图1的电阻器电路160)。根据一个实施例，NLDM0SFET200 (以及稍后讨论的图8的PLDM0SFET800)的各个区域具有在与图2中所说明的截面垂直的平面内定向的环形配置。虽然本申请的附图和描述特别适用于双栅指配置，本发明主题范围并不限定于这样的配置。根据本申请的描述，本领域所属技术人员将理解如何修改所说明的和所描述的实施例以应用于包括多个(即，>2)栅指的配置，其中相邻的栅指可以共享位于一边上的漏极(例如，漏极区域236)和位于另一边上的体接触区域(例如，体接触区域240)。在这样的实施例中，体接触区域可以在横向上从下沉区域(例如，下沉区域222)分开比附图中所描述的更多。
[0035]NLDM0SFET200形成于具有顶衬底表面212的半导体衬底210(例如，结合图1所讨论的SOC衬底)上和内。根据一个实施例，NLDM0SFET200包括实质上围绕与NLDM0SFET200的有源区域230的隔离结构(即，在有源器件形成于其内的衬底210内的区域)相关联的衬底的一部分216。换句话说，有源器件可以被认为包含在隔离结构中。隔离结构是箱式结构，由N型埋层(NBL) 220 (位于顶衬底表面212下方的一个深度)和从顶衬底表面212延伸到NBL220深度的N型下沉区域222形成。下沉区域222可以通过使用单一注入过程被形成；该过程有足以使得下沉区域222延伸到NBL220的注入能量，或下沉区域222可以通过使用具有不同注入能量的多个注入过程被形成，从而在不同深度形成了一连串互联下沉子区域。
[0036]NLDM0SFET200还包括形成于有源区域230内的有源器件。根据一个实施例，有源器件包括N型漂移区域232、P型体区域234、N型漏极区域236、N型源极区域238、P型体接触区域240 (也被称为“体结”)、以及栅极电极242 (以及相应的栅极介电质，没有编号)。漏极区域236和源极区域238可以在本申请被称为“载流区域”以将这些区域和不是一个载流区域的NLDM0SFET200的栅极区分开。关于漏极区域236和源极区域238的术语“载流区域”的使用不意味着暗示NLDM0SFET200的其它区域没有载流。漂移区域232形成于有源区域230的中心部分内，并且从顶衬底表面212延伸到衬底210内小于NBL220的深度的深度。漏极区域236形成于漂移区域232内，并且比漂移区域232重掺杂。漏极区域236从顶衬底表面212延伸到衬底210内显著地小于漂移区域232的深度的深度。体区域234形成于漂移区域232和下沉区域222之间，并且从顶衬底表面212延伸到衬底210内小于NBL220的深度的深度，并且可以小于漂移区域232的深度(虽然体区域234也可以延伸到实质上等于或大于漂移区域232的深度的深度)。在一个实施例中，正如图2中所显示的，体区域234相邻于漂移区域232并且与下沉区域222横向分离。在替代实施例中，体区域234可以横向分离于漂移区域232，或体区域234可以重叠漂移区域232 (生成带有与沟道或漂移区域232内的掺杂分布不同的掺杂分布的区域)。源极区域238和体接触区域240形成于体区域234内，各自从顶衬底表面212延伸到衬底210内显著地小于体区域234的深度的深度。源极区域238是与体区域234相反的导电类型，并且可以比漂移区域232更加重掺杂，以及体接触区域240比体区域234更加重掺杂。导电互连将体接触区域240电耦合于体接触端子260，以及附加导电互连将源极区域238电耦合于源极端子262。栅极电极242形成于通常位于漏极区域236和源极区域238之间的顶衬底表面212上的栅氧化层上。导电互连也将栅极电极242电耦合于栅极端子264。
[0037]根据一个实施例，NLDM0SFET200可以还包括正如图2所显示的各种浅沟槽隔离(STI)结构250、252、254。例如，在顶衬底表面212，STI250在漂移区域232内相邻于漏极区域236，STI252被放置于源极区域238和体接触区域240之间，以及STI254被放置于体接触区域240和隔离结构(或者更具体地，下沉区域222)之间。在替代实施例中，STI结构250、252、和/或254中的某些或所有可以被排除在外。例如，STI252可以被排除在外，以及源极区域238和体接触区域240可以被短路在一起。此外，STI250可以被排除在外，将NLDM0SFET200做成一个“有源漂移器件”，而不是图2中所说明的“场漂移器件”。STI250的包含允许高栅极-漏极电位，同时降低了栅氧化层破裂的风险。在另一个替代实施例中，某些或所有STI结构可以被替代为防止硅化物在表面形成的硅化物阻挡层，否则该硅化物的形成会将各个区域一起短路。
[0038]根据一个实施例，NLDM0SFET200还包括被连接在漏极区域236和延伸到下沉区域222的N型区域224之间的电阻器电路(例如，图1的电阻器电路161 )，其中N型区域224比下沉区域222更加重掺杂以给下沉区域222提供欧姆接触。例如，电阻器电路可以包括带有或多个电阻器246的电阻网络。虽然只有一个电阻器246在图2中被显示，应理解电阻网络可以包括多个电阻器。电阻网络的电阻器246可以由多晶硅形成，并且可以位于衬底顶面的一个或多个隔离区域上(例如，位于STI254上)。或者，一个或多个电阻器246可以由其它材料形成和/或位于其它地方。根据一个实施例，一个导电互连电耦合漏极区域236、电阻网络的第一端子(例如，电阻网络246的第一端子)、以及漏极端子266。另一个导电互连将电阻网络的第二端子(例如，电阻网络246的第二端子)电耦合于隔离结构(例如，N型区域224)。在一个实施例中，电阻网络有在约10-约500欧姆范围内的电阻，虽然更小或更大的电阻也可以被使用。
[0039]图3是根据一个实施例的图2的NLDM0SFET200的简化电路表征300。还参照图2，端子360 (例如，端子260)耦合于P型体区域(例如，通过体接触区域240耦合于体区域234)，端子362 (例如，端子262)耦合于N型源极区域(例如，源极区域238)，端子364 (例如，端子264)耦合于栅极电极(例如，栅极电极242)，以及端子366 (例如，端子266)耦合于漏极区域(例如，漏极区域236)。
[0040]根据一个实施例，以及正如上面所讨论的，NLDM0SFET还包括电稱合于漏极区域(例如，漏极区域236)和器件的隔离结构之间的电阻网络346。虽然单一电阻器被用于描述图3 (并且在附图中描述的其它电路表征中)中的电阻网络346，应理解这仅仅是为了方便，并且正如先前所讨论的，电阻网络可以包括多个电阻器。在一个实施例中，电阻网络346的第一端子耦合于漏极区域，以及电阻网络346的第二端子耦合于隔离结构(例如，下沉区域222和NBL220的组合)。在节点320处，二极管314表示了由隔离结构和衬底在器件有源区域内的部分(例如，衬底210的在隔离结构内的部分216)之间的界面形成的二极管，以及二极管316表示了由隔离结构和衬底在隔离结构之外的剩余部分之间的界面形成的二极管。
[0041]在漏极电位被升高的正常工作期间，隔离结构电位紧密地跟随漏极区域电位，其中穿过电阻网络346的电压降取决于流经隔离结构的电流的量。另一方面，当漏极电位转换到负电压的时侯，隔离结构电位被穿过电阻网络346的电压降保持。当漏极电位变为负的时侯，通过保持隔离结构电位，(否则如果漏极和隔离结构仅仅是短路，可以会发生的)注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
[0042]根据另一个实施例，电阻器电路(例如，图1的电阻器电路160)可以包括与肖特基二极管串联的电阻网络。例如，图4是根据一个替代实施例的图2的NLDM0SFET200的简化电路表征400，带有包括与肖特基二极管410串联的电阻网络446的电阻器电路。与图3的实施例相类似，端子460 (例如，端子260)耦合于P型体区域(例如，通过体接触区域240耦合于体区域234)，端子462 (例如，端子262)耦合于N型源极区域(例如，源极区域238)，端子464 (例如，端子264)耦合于栅极电极(例如，栅极电极242)，以及端子466 (例如，端子266)耦合于漏极区域(例如，漏极区域236)。
[0043]肖特基二极管410和电阻网络446串联电耦合于漏极区域(例如，漏极区域236)和器件的隔离结构之间。肖特基二极管410例如可以由与隔离结构(例如，下沉区域222)接触的肖特基接触(未示出)形成。更具体地，在一个实施例中，肖特基二极管可以由位于肖特基接触(例如，用硅化物在顶衬底表面上形成)和下沉区域222的顶面之间的金属-半导体结形成。在一个替代实施例中，肖特基接触可以形成于不与顶衬底表面212共面的侧壁或其它表面上。
[0044]在操作期间，当漏极电位转换到负电压的时候，隔离结构电位被穿过电阻网络446与肖特基二极管410的反向击穿电压串联的电压降保持。例如，还参照图1，在正常操作情况下的高边被关闭期间，NLDM0SFET的漏极的电压(例如，图1的HS插脚141处的电压)可以在约-0.3伏-约-6.0伏(或某些其它正常工作值)之间负值地变动。根据各个实施例，电阻器电路(例如，图1的电阻器电路160-163)可以包括带有小于、大于、或等于最低正常负操作电压的击穿电压的二极管，取决于应用，以便二极管仅仅在漏极上发生过度负电压时击穿(例如，肖特基二极管410的反向击穿电压可以位于-0.3伏-约-14.0伏之间，虽然更小或更大的击穿电压也可以被实现)。肖特基二极管410和电阻网络446的组合可以允许更灵活地构建肖特基二极管410。此外，选择电阻网络446的值以实现保持NLDMOSFET的完整性方面的最佳整体结果，静电放电(ESD)的稳健性可以被实现，同时降低了衬底注入。更具体地，例如，在肖特基二极管410碰上击穿(例如，在ESD应力期间)的条件下，流过肖特基二极管410的电流被电阻网络446限定到其容量程度，从而降低了 ESD事件可以损坏肖特基二极管410的可以性。
[0045]根据另一个实施例，电阻器电路(例如，图1的电阻器电路160)可以包括与肖特基二极管并联的电阻网络。例如，图5是根据一个替代实施例的图2的NLDM0SFET200的简化电路表征500，带有包括与肖特基二极管510并联的电阻网络546的电阻器电路。与图2的实施例相类似，端子560 (例如，端子260)耦合于P型体区域(例如，通过体接触区域240耦合于体区域234)，端子562 (例如，端子262)耦合于N型源极区域(例如，源极区域238)，端子564 (例如，端子264)耦合于栅极电极(例如，栅极电极242)，以及端子566 (例如，端子266)耦合于漏极区域(例如，漏极区域236)。
[0046]肖特基二极管510 (例如，肖特基接触(未示出)和下沉区域222之间的界面)和电阻网络546并联电耦合于漏极区域(例如，漏极区域236)和器件的隔离结构之间。在操作期间，当漏极电位转换到负电压的时候，隔离结构电位被与肖特基二极管510的反向击穿电压并联的穿过电阻网络546的电压降保持。如同结合图4所讨论的电阻器电路，肖特基二极管510和电阻网络546的组合可以允许更灵活地构建肖特基二极管510。此外，在某些条件下，电阻网络546可以运作以保持隔离结构电位靠近NLDMOSFET的漏极电位。例如，当漏极电位降低的时候(虽然仍是正的)，隔离结构电位仅仅被肖特基二极管510的电容拉下来，这可能够也可能不够。在这样一种情况下，电阻网络546可以有助于隔离结构电位朝着漏极电位放电。当漏极电位转换到负的时候，虽然某些少数载流子注入可以被添加，电阻网络546可以限定载流子注入的量。
[0047]在结合图4和图5所讨论的实施例中，电阻器电路(例如，图1的电阻器电路160)包括与肖特基二极管串联(图4)或并联(图5)的电阻网络(例如，电阻网络446、546)。在另一个替代实施例中，电阻器电路可以包括肖特基二极管以及与肖特基二极管串联的第一电阻网络以及与肖特基二极管并联的第二电阻网络二者，以实现可以由串联耦合和并联耦合电阻网络布置二者提供的优势。
[0048]在结合图4和图5所讨论的实施例中，耦合NLDMOSFET (例如，图1的NLDM0SFET112)的一个实施例的漏极区域和隔离结构的电阻器电路(例如，图1的电阻器电路160)包括肖特基二极管。根据另一个实施例，电阻器电路(例如，图1的电阻器电路160)包括电阻网络和连接在漏极区域(例如，图2的漏极区域236)和隔离结构之间的PN结二极管(未示出)。例如，还参照图2，替代包括N型区域224，NLDM0SFET200也可以包括延伸到下沉区域222内的P型区域(未示出)。位于P型区域和下沉区域222之间的PN结形成了可以在电阻器电路中互联的PN结二极管。PN结二极管可以被设计以提供一个期望的依赖应用的击穿电压(例如，大于、小于或等于正常的、最负的操作电压的击穿电压)。例如，在一个实施例中，PN结二极管可以被设计以提供在约-0.3伏-约-14.0伏范围内的反向击穿电压，虽然更小或更大的击穿电压也可以被实现。[0049]根据另一个实施例，电阻器电路(例如，图1的电阻器电路160)可以包括电阻网络和连接在漏极区域(例如，图2的电阻器电路236)和隔离结构之间多晶硅二极管(未示出)。例如，多晶硅二极管可以由P型区域和N型区域形成，该P型区域和N型区域被定义了多晶硅二极管的击穿电压的中性间隔区域间隔开。多晶硅二极管可以形成于衬底顶面上的绝缘区域上(例如，在STI254上)。或者，多晶硅二极管可以由其它材料形成和/或位于其它地方。在一个实施例中，多晶硅二极管可以被设计以提供期望的大于、小于或等于正常的、最负的操作电压的依赖应用的反向击穿电压(例如，在约-0.3伏-约-14.0伏范围内的击穿电压，虽然更小或更大的击穿电压也可以被实现)。
[0050]例如，图6是根据一个替代实施例的图2的NLDM0SFET200的简化电路表征600，带有包括与PN结二极管610 (例如，由位于P型区域和下沉区域222之间的PN结形成的PN结二极管，或多晶硅二极管)串联的电阻网络646的电阻器电路。与图2的实施例相类似，端子660 (例如，端子260)耦合于P型体区域(例如，通过体接触区域240耦合于体区域234)，端子662 (例如，端子262)耦合于N型源极区域(例如，源极区域238)，端子664 (例如，端子264)耦合于栅极电极(例如，栅极电极242)，以及端子666 (例如，端子266)耦合于漏极区域(例如，漏极区域236)。
[0051]电阻网络646和PN结二极管610串联电耦合于漏极区域(例如，漏极区域236)和器件的隔离结构之间。在操作期间，当漏极电位转换到负电压的时候，隔离结构电位被与PN结二极管610的反向击穿电压串联的穿过电阻网络646的电压降保持。如同结合图4先前所讨论的实施例，PN结二极管610和电阻网络646的组合可以提供某些有利效果。
[0052]根据另一个实施例，电阻器电路(例如，图1的电阻器电路160)可以包括与PN结二极管并联的电阻网络。例如，图7是根据一个替代实施例的图2的NLDM0SFET200的简化电路表征700，带有包括与PN结二极管710并联的电阻网络746的电阻器电路。与图2的实施例相类似，端子760 (例如，端子260)耦合于P型体区域(例如，通过体接触区域240耦合于体区域234)，端子762 (例如，端子262)耦合于N型源极区域(例如，源极区域238)，端子764 (例如，端子264)耦合于栅极电极(例如，栅极电极242)，以及端子766 (例如，端子266)耦合于漏极区域(例如，漏极区域236)。
[0053]电阻网络746和PN结二极管710并联电耦合于漏极区域(例如，漏极区域236)和器件的隔离结构之间。在操作期间，当漏极电位转换到负电压的时候，隔离结构电位被与PN结二极管710的反向击穿电压并联的穿过电阻网络746的电压降保持。如同结合图5所讨论的电阻器电路，PN结二极管710和电阻网络746的组合可以提供某些有利效果。
[0054]在结合图6和图7所讨论的实施例中，电阻器电路(例如，图1的电阻器电路160)包括PN结二极管(例如，PN结二极管610、710)和与PN结二极管串联耦合的电阻网络(电阻网络646)或并联耦合的电阻网络(电阻网络746)。在另一个替代实施例中，电阻器电路可以包括PN结二极管以及与PN结二极管串联耦合的第一电阻网络和与PN结二极管并联耦合的第二电阻网络二者，以实现可以由串联耦合和并联耦合电阻网络布置二者提供的优势。
[0055]在结合图4-图7所讨论的实施例中，耦合NLDMOSFET(例如，图1的NLDMOSFET 112 )的一个实施例的漏极区域和隔离结构的电阻器电路(例如，图1的电阻器电路160)包括肖特基二极管或PN结二极管。根据其它实施例，替代地，耦合NLDMOSFET的一个实施例的漏极区域和隔离结构的电阻器电路可以包括一个或多个肖特基二极管与一个或多个PN结二极管的组合。例如，NLDMOSFET的一个实施例可以包括并联连接在漏极区域和隔离结构之间的肖特基二极管和一个或多个PN结二极管的组合。更具体地，电阻器电路可以包括由位于肖特基接触和隔离结构(例如，下沉区域222)之间的金属-半导体结形成的肖特基二极管，连同一个或多个P型区域，分别延伸到下沉区域并且部分穿过下沉区域。肖特基接触被连接到电阻网络(即，肖特基二极管的阳极被连接到电阻网络)，以及位于P型区域和下沉区域之间的PN结形成了电阻器电路的PN结二极管。根据一个实施例，将PN结二极管放置于肖特基二极管旁边允许了 PN结耗尽肖特基二极管下方的硅，从而降低了肖特基二极管内的反向偏置泄漏。肖特基二极管和PN结二极管可以被设计以提供期望的依赖应用的击穿电压(例如，大于、小于或等于正常的、最负的操作电压的击穿电压)。例如，在一个实施例中，肖特基二极管和PN结二极管均可以被设计以提供在约-0.3伏-约-14.0伏范围内的反向击穿电压，虽然更小或更大的击穿电压也可以被实现。
[0056]在上面所描述的实施例中，NLDMOSFET (例如，图1-图2的NLDM0SFET112、200)的漏极区域和隔离结构通过电阻器电路电耦合。在其它实施例中，PLDM0SFET (例如，图1的PLDM0SFET116)的源极区域和隔离结构通过电阻器电路电耦合。例如，图8是根据一个实施例的PLDM0SFET800 (例如，图1的PLDM0SFET116)的截面图，带有耦合于PLDM0SFET的源极区域和隔离结构之间的电阻器电路(例如，图2的电阻器电路162)。根据一个实施例，PLDM0SFET800的各个区域有在与图8中所说明的截面垂直的平面内定向的环形配置。再一次，虽然本申请的附图和描述特别适用于双栅指配置，本发明主题范围并不限定于这样的配置。根据本申请的描述，本领域所属技术人员将理解如何修改所说明的和所描述的实施例以应用于包括多个(即，>2)栅指的配置，其中相邻的栅指可以共享漏极(例如，漏极区域836)。
[0057]PLDM0SFET800形成于有顶衬底表面812的P型半导体衬底810(例如，结合图1所讨论的SOC衬底)上和内。根据一个实施例，PLDM0SFET800包括实质上围绕与PLDM0SFET800的有源区域830 (即，在有源器件形成于其内的衬底810内的区域)相关联的衬底的一部分816。换句话说，有源器件可以被认为包含在隔离结构中。隔离结构是箱式结构，由N型埋层(NBL) 820 (位于顶衬底表面812下方的一个深度)和从顶衬底表面812延伸到NBL820的深度的N型下沉区域822形成。下沉区域822可以通过使用单一注入过程被形成；该过程有足以使得下沉区域822延伸到NBL820的注入能量，或下沉区域822可以通过使用有不同注入能量的注入过程被形成，从而在不同深度形成了一连串互联下沉子区域。
[0058]PLDM0SFET800还包括形成于有源区域830内的有源器件。根据一个实施例，有源器件包括P型漂移区域832、N型体区域834、P型漏极区域836、P型源极区域838、以及栅极电极842 (以及相应的栅极介电质，没有编号)。漂移区域832形成于有源区域830的中心部分内，并且从顶衬底表面812延伸到衬底810内小于NBL820的深度的深度。漏极区域836形成于漂移区域832内，并且比漂移区域832更加重掺杂。漏极区域836从顶衬底表面812延伸到衬底810内显著地小于漂移区域832的深度的深度。导电互连也将漏极区域836电稱合于漏极端子866。
[0059]体区域834形成于漂移区域832和下沉区域822之间，并且从顶衬底表面812延伸到衬底810内小于NBL820的深度的深度，并且该深度可以大于漂移区域832的深度(虽然体区域834也可以延伸到小于或实质上等于漂移区域832的深度的深度)。在一个实施例中，体区域834相邻于漂移区域832。此外，在一个实施例中，正如图8中所显示的，体区域834与下沉区域822合并。因此，隔离结构(或更具体地说，下沉区域822)可以被认为是体结。在替代实施例中，体区域834可以横向分离于漂移区域832和/或下沉区域822，或体区域834可以重叠漂移区域832和/或下沉区域822 (生成带有与沟道或漂移区域832和/或下沉区域822内的掺杂分布不同的掺杂分布的区域)。源极区域838形成于体区域834内，从顶衬底表面812延伸到衬底810内显著地小于体区域834的深度的深度。源极区域838比漂移区域832更加重掺杂。栅极电极842形成于通常位于漏极区域836和源极区域838之间的顶衬底表面812上的栅氧化层上。导电互连也将栅极电极842电耦合于栅极端子 864。
[0060]根据一个实施例，PLDM0SFET800可以还包括正如图8所显示的各种STI结构850、852。例如，在顶衬底表面812，STI850相邻于漂移区域832内的漏极区域836，以及STI852位于源极区域838和隔离结构(或更具体地说，下沉区域822)之间。在替代实施例中，STI结构850和852的其中一个或两者可以被排除在外。例如，STI852可以被排除在外，以及源极区域838和下沉区域822可以被短路在一起。此外，STI850可以被排除在外，将PLDM0SFET800做成一个“有源漂移器件”，而不是图8中所说明的“场漂移器件”。STI850的包含允许高栅极-漏极电位，同时降低了栅氧化层破裂的风险。在另一个替代实施例中，某些或所有STI结构可以被替代为硅化物阻挡层。
[0061]根据一个实施例，PLDM0SFET800还包括被连接在源极区域838和延伸到下沉区域822的N型区域824之间的电阻器电路(例如，图1的电阻器电路162)，其中N型区域824比下沉区域822更加重掺杂以给下沉区域822提供欧姆接触。例如，电阻器电路可以包括一个带有或多个电阻器846的电阻网络。虽然只有一个电阻器846在图8中被显示，应理解电阻网络可以包括多个电阻器。电阻网络的电阻器846可以由多晶硅形成，并且可以位于衬底顶面的一个或多个隔离区域上(例如，位于STI852上)。或者，一个或多个电阻器846可以由其它材料形成和/或位于其它地方。根据一个实施例，导电互连电耦合源极区域838、电阻网络的第一端子(例如，电阻网络846的第一端子)、以及源极端子862。另一个导电互连将电阻网络的第二端子(例如，电阻网络846的第二端子)电耦合于隔离结构(例如，N型区域824)。在一个实施例中，电阻网络有在约10-约500欧姆范围内的电阻，虽然更小或更大的电阻也可以被使用。
[0062]正如上面所提到的，根据一个替代实施例，体区域834可以横向分离于下沉区域822，以便P型间隙存在于体区域834和下沉区域822之间。此外，STI结构或硅化物阻挡层可以在衬底表面被包括以确保区域之间的隔离。P型间隙可以由隔离结构内的P型衬底的部分816 (其将延伸到位于体区域834和下沉区域822之间的顶衬底表面812)形成，或由从顶衬底表面812延伸并且位于体区域834和下沉区域822之间的P型阱区域形成。在这样的实施例中，PLDM0SFET800还可以包括形成于体区域834 (例如，位于源极区域838和下沉区域822之间，其中体接触区域可以通过STI结构或硅化物阻挡层从源极区域838分开)内的N型体接触区域(未示出)。体接触区域和源极区域838可以通过一个导电互联电耦合(短路)，以及二极管电路可以电耦合于隔离结构(例如，下沉区域822)和短路的源极区域以及体区域之间。在正常操作期间，在体区域834、源极区域838以及隔离结构都在高电位时，隔离结构和体区域834可以通过其间(例如，在其间的击穿之前可以被完全耗尽)的P型间隙的横向耗尽，或通过位于体区域834和NBL820之间的P型衬底的部分816的垂直耗尽(无论哪个在前面)，被有效地短路。
[0063]图9是根据一个实施例的图8的PLDM0SFET800的简化电路表征900。还参照图8，端子962 (例如，端子862)耦合于源极区域(例如，源极区域838)，端子964 (例如，端子864)耦合于栅极电极(例如，栅极电极842)，以及端子966 (例如，端子866)耦合于漏极区域(例如，漏极区域836)。
[0064]根据一个实施例，以及正如上面所讨论的，PLDM0SFET还包括电耦合于源极区域(例如，源极区域838)和器件的隔离结构之间的电阻网络946。虽然单一电阻器被用于描述图9 (并且在附图中描述的其它电路表征中)中的电阻网络946，应理解这仅仅是为了方便，并且正如先前所讨论的，电阻网络可以包括多个电阻器。在一个实施例中，电阻网络946的第一端子耦合于源极区域，以及电阻网络946的第二端子耦合于隔离结构(例如，下沉区域822和NBL820的组合)。在节点920处，二极管914表示了由隔离结构和衬底的在隔离结构之外的剩余部分之间的界面形成的二极管。
[0065]在源极电位被升高的正常工作期间，隔离结构电位紧密地跟随源极区域电位，其中穿过电阻网络946的电压降取决于流经体区域的电流的量。另一方面，当源极电位转换到负电压的时侯，隔离结构电位被穿过电阻网络946的电压降保持。当源极电位变为负的时侯，通过保持隔离结构电位，(否则如果源极和隔离结构仅仅是短路，可以会发生的)注入到衬底的载流子可以被减少或消除，从而避免了相邻电路块的中断。
[0066]根据另一个实施例，电阻器电路(例如，图1的电阻器电路162)可以包括与肖特基二极管串联的电阻网络。例如，图10是根据一个替代实施例的图8的PLDM0SFET800的简化电路表征1000，带有包括与肖特基二极管1010串联的电阻网络1046的电阻器电路。与图8的实施例相类似，端子1062 (例如，端子862)耦合于源极区域(例如，源极区域838)，端子1064 (例如，端子864)耦合于栅极电极(例如，栅极电极842)，以及端子1066 (例如，端子866)耦合于漏极区域(例如，漏极区域836)。
[0067]肖特基二极管1010和电阻网络1046串联电耦合于源极区域(例如，源极区域838)和器件的隔离结构之间。肖特基二极管1010可以例如由与隔离结构(例如，与下沉区域822)接触的肖特基接触(未示出)形成。更具体地，在一个实施例中，肖特基二极管可以由位于肖特基接触(例如，用硅化物在顶衬底表面上形成)和下沉区域822的顶面之间的金属-半导体结形成。在一个替代实施例中，肖特基接触可以形成于不与顶衬底表面812共面的侧壁或其它表面上。
[0068]在操作期间，当源极电位转换到负电压的时候，隔离结构电位被与肖特基二极管1010的反向击穿电压串联的穿过电阻网络1046的电压降保持。肖特基二极管1010和电阻网络1046的组合可以允许更灵活地构建肖特基二极管1010。此外，选择电阻网络1046的值以实现保持PLDM0SFET的完整性方面的最佳整体结果，ESD稳健性可以被实现，同时降低了衬底注入。更具体地说，例如，在肖特基二极管1010碰上击穿(例如，在ESD应力期间)的条件下，流过肖特基二极管1010的电流被电阻网络1046限定到其容量程度，从而降低了ESD事件可以损坏肖特基二极管1010的可以性。
[0069]根据另一个实施例，电阻器电路(例如，图1的电阻器电路162)可以包括与肖特基二极管并联的电阻网络。例如，图11是根据一个替代实施例的图8的PLDM0SFET800的简化电路表征1100，带有包括与肖特基二极管1110并联的电阻网络1146的电阻器电路。与图8的实施例相类似，端子1162 (例如，端子862)耦合于源极区域(例如，源极区域838)，端子1164 (例如，端子864)耦合于栅极电极(例如，栅极电极842)，以及端子1166 (例如，端子866)耦合于漏极区域(例如，漏极区域836)。
[0070]肖特基二极管1110 (例如，位于肖特基二极管(未示出)和下沉区域822之间的界面)和电阻网络1146并联电耦合于源极区域(例如，源极区域838)和器件的隔离结构之间。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被与肖特基二极管1110的反向击穿电压并联的穿过电阻网络1146的电压降保持。如同结合图10所讨论的电阻器电路，肖特基二极管1110和电阻网络1146的组合可以允许更灵活地构建肖特基二极管1110。此夕卜，在某些条件下，电阻网络1146可以运作以保持隔离结构电位接近PLDM0SFET的漏极电位。例如，当源极电位降低的时候(虽然仍是正的)，隔离结构电位仅仅被肖特基二极管1110的电容拉下来。这可能够也可能不够。在这样一种情况下，电阻网络1146可以有助于隔离结构电位朝着源极电位放电。当源极电位转换到负的时候，虽然某些少数载流子注入可以被添加，电阻网络1146可以限定载流子注入的量。
[0071]在结合图10和图11所讨论的实施例中，电阻器电路(例如，图1的电阻器电路162)包括与肖特基二极管串联(图10)或并联(图11)的电阻网络(例如，电阻网络1046、1146)。在另一个替代实施例中，电阻器电路可以包括肖特基二极管以及与肖特基二极管串联的第一电阻网络和与肖特基二极管并联的第二电阻网络二者，以实现可以被串联耦合和并联耦合电阻网络布置二者提供的优势。
[0072]在结合图10和图11所讨论的实施例中，耦合PLDM0SFET(例如，图1的PLDM0SFET116)的一个实施例的源极区域和隔离结构的电阻器电路(例如，图1的电阻器电路162)包括肖特基二极管。根据另一个实施例，电阻器电路(例如，图1的电阻器电路162)包括电阻网络和连接在源极区域(例如，图8的源极区域838)和隔离结构之间的PN结二极管(未示出)。例如，还参照图8，替代包括N型区域824，PLDM0SFET800也可以包括延伸到下沉区域822的P型区域(未示出)。其中，该P型区域比P型漂移区域832更加重掺杂。位于P型区域和下沉区域822之间的PN结形成了可以在电阻器电路中互联的PN结二极管。PN结二极管可以被设计以提供期望的依赖应用的击穿电压(例如，大于、小于或等于正常的、最负的操作电压的击穿电压)。例如，在一个实施例中，PN结二极管可以被设计以提供在约-0.3伏-约-14.0伏范围内的反向击穿电压，虽然更小或更大的击穿电压也可以被实现。
[0073]根据另一个实施例，电阻器电路(例如，图1的电阻器电路162)可以包括电阻网络和连接在源极区域(例如，图8的源极区域838)和隔离结构之间的多晶硅二极管(未示出)。例如，多晶硅二极管可以由P型区域和N型区域形成，该P型区域和N型区域被一个定义了多晶硅二极管的击穿电压的中性间隔区域间隔开。多晶硅二极管可以形成于衬底顶面上的一个绝缘区域上(例如，在STI852上)。或者，多晶硅二极管可以由其它材料形成和/或位于其它地方。在一个实施例中，多晶硅二极管可以被设计以提供期望的依赖应用、大于、小于或等于正常的、最负的操作电压的反向击穿电压(例如，在约-0.3伏-约-14.0伏范围内的击穿电压，虽然更小或更大的击穿电压也可以被实现)。[0074]图12是根据一个替代实施例的图8的PLDM0SFET800的简化电路表征1200，带有包括与PN结二极管1210(例如，形成于位于P型区域和下沉区域822之间的PN结二极管，或多晶硅二极管)串联的电阻网络1246的电阻器电路。与图8的实施例相类似，端子1262(例如，端子862)耦合于源极区域(例如，源极区域838)，端子1264 (例如，端子864)耦合于栅极电极(例如，栅极电极842)，以及端子1266 (例如，端子866)耦合于漏极区域(例如，漏极区域836)。
[0075]电阻网络1246和PN结二极管1210串联电耦合于源极区域(例如，源极区域838)和器件的隔离结构之间。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被与PN结二极管1210的反向击穿电压串联的穿过电阻网络1246的电压降保持。如同结合图10先前所讨论的实施例，PN结二极管1210和电阻网络1246的组合可以提供特定有利效果。
[0076]根据另一个实施例，电阻器电路(例如，图1的电阻器电路162)可以包括与PN结二极管并联的电阻网络。例如，图13是根据一个替代实施例的图8的PLDM0SFET800的简化电路表征1300，带有包括与PN结二极管1310并联的电阻网络1346的电阻器电路。与图8的实施例相类似，端子1362 (例如，端子862)耦合于源极区域(例如，源极区域838)，端子1364 (例如，端子864)耦合于栅极电极(例如，栅极电极842)，以及端子1366 (例如，端子866)耦合于漏极区域(例如，漏极区域836)。
[0077]电阻网络1346和PN结二极管1310并联电耦合于源极区域(例如，源极区域836)和器件的隔离结构之间。在操作期间，当源极电位转换到负电压的时候，隔离结构电位被与PN结二极管1310的反向击穿电压并联的穿过电阻网络1346的电压降保持。如同结合图12所讨论的电阻器电路，PN结二极管1310和电阻网络1346的组合可以有特定有利效果。
[0078]在结合图12和图13所讨论的实施例中，电阻器电路(例如，图1的电阻器电路162)包括PN结二极管(例如，PN结二极管1210、1310)和串联耦合于PN结二极管的电阻网络(电阻网络1246)或并联耦合于PN结二极管的电阻网络(电阻网络1346)。在另一个替代实施例中，电阻器电路可以包括PN结二极管以及串联耦合于PN结二极管的第一电阻网络和并联耦合于PN结二极管的第二电阻网络二者，以实现可以被串联耦合和并联耦合电阻网络布置二者提供的优势。
[0079]在结合图10-图13所讨论的实施例中，耦合PLDM0SFET (例如，图1的PLDM0SFET116)的一个实施例的源极区域和隔离结构的电阻器电路(例如，图1的电阻器电路162)包括肖特基二极管或PN结二极管。根据其它实施例，替代地，耦合PLDM0SFET的一个实施例的源极区域和隔离结构的电阻器电路可以包括一个或多个肖特基二极管与一个或多个PN结二极管的组合。例如，PLDM0SFET的一个实施例可以包括肖特基二极管与一个或多个并联连接在源极区域和隔离结构之间的PN结二极管的组合。更具体地，电阻器电路可以包括由位于肖特基接触和隔离结构(例如，下沉区域822)之间的金属-半导体结形成的肖特基二极管，连同一个或多个P型区域，各自延伸到下沉区域并且部分穿过下沉区域。肖特基接触被连接到电阻网络(即，肖特基二极管的阳极被连接到电阻网络)，以及位于P型区域和下沉区域之间的PN结形成了电阻器电路的PN结二极管。根据一个实施例，将PN 二极管放置于肖特基二极管旁边允许了 PN结耗尽肖特基二极管下方的硅，因此降低了肖特基二极管内的反向偏置泄漏。肖特基二极管和PN结二极管可以被设计以提供期望的依赖应用的击穿电压(例如，一个大于、小于或等于正常的、最负的操作电压的击穿电压)。例如，在一个实施例中，肖特基二极管和PN结二极管均可以被设计以提供一个在约-0.3伏-约-14.0伏范围内的反向击穿电压，虽然更小或更大的击穿电压也可以被实现。
[0080]图14是根据各个实施例的示出了一种用于形成例如在图2、图8所说明的器件，并且将这些器件合并到SOC和带有电感负载(例如，图1的电感负载132)的系统(例如，图1的系统100)的方法的简化流程图。标准的半导体工艺技术可以被采用以生产S0C，并且为了简洁，本申请没有详细描述这些技术。
[0081]所述方法通过提供有第一导电类型(例如，P型衬底210、810)的衬底(例如，SOC衬底)在块1402开始。例如，所述衬底可以包括基底衬底和在所述基底衬底上生长的外延层。有源器件(例如，与驱动电路相关联的)可以然后被形成(块1404、1406、1408)。例如，在块1404，隔离结构可以形成于衬底内。正如先前所详细描述的，所述隔离结构可以包括第二导电类型的埋层(例如，NBL220、820)和所述第二导电类型的从衬底顶面延伸到埋层的下沉区域(例如，下沉区域222、822)。由埋层和下沉区域的组合形成的隔离结构可以实质上围绕器件有源区域(例如，有源区域230、830)。在块1406，有源器件可以形成于有源区域内。例如，除了别的之外，形成于有源区域内的有源器件可以包括正如先前所描述的漂移区域、体区域、栅极区域、以及相邻于器件的沟道区域的相反两端的载流区域(例如，漏极区域和源极区域)。
[0082]在块1408，电阻器电路(例如，图1的电阻器电路162)可以形成于并且互联在器件的载流区域之一和隔离结构(或者更具体地说是下沉区域，例如下沉区域222、822)之间。例如，在制作NLDMOSFET (例如，图2的NLDM0SFET200)的情况下，电阻器电路可以互联在器件的漏极区域和隔离结构之间。替代地，在制作PLDM0SFET(例如，图8的PLDM0SFET800)的情况下，电阻器电路可以互联在器件的源极区域和隔离结构之间。正如上述所详细描述的，电阻器电路的实施例可以包括一个或多个电阻网络、肖特基二极管、和/或PN结二极管。
[0083]在可以平行于块1404、1406、以及1408被执行的块1410，“其它器件”可以形成于衬底内或衬底上，包括形成与驱动电路(例如，图1的驱动电路110)相关联的附加器件和与片上系统(SOC)(例如，处理组件、存储器阵列、以及其它电路)相关联的附加器件。驱动电路和其它SOC组件在块1412可以互连，并且SOC的衬底可以被封装，从而完成SOC的制作。在块1414，无论封装还是未封装，SOC可以被合并到更大的系统中，例如包括电感负载(例如，图1的电感负载132)的系统，并且所述方法可以结束。
[0084]正如先前所讨论的，在块1404、1406和1408中形成的器件被配置以减少或消除在各种操作条件下到SOC衬底的电流注入。更具体地说，当与不存在这样电阻器电路(例如，在源极区域和隔离结构仅仅被一起短接的系统中)的其它系统进行比较的时候，耦合于驱动电路的至少有源器件的载流区域(例如，漏极或源极区域)和隔离结构之间的电阻器电路可以导致减少或消除注入电流。因此，各个实施例可以产生显著的有利结果。
[0085]虽然至少一个示例实施例在上述详细描述中已经被提出了，应认识到还存在大量的变化，特别是关于器件类型、材料以及掺杂的选择。应认识到一个或多个示例实施例仅仅是例子，而不旨在以任何方式限定实施例的范围、适用性、或配置。当然，上述详细描述将给本领域所属技术人员提供一条便捷的路线图以用于实施本发明的一个或多个示例实施例。应理解在不脱离权利要求所附本发明范围以及其法律等价物的情况下，功能和元素的布置可以做各种变化。
【权利要求】
1.一种半导体器件，包括: 半导体衬底，具有第一导电类型和顶衬底表面； 埋层，位于所述顶衬底表面下方，其中所述埋层具有不同于所述第一导电类型的第二导电类型； 下沉区域，位于所述顶衬底表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成； 所述半导体衬底中的有源器件，位于所述半导体衬底的由所述隔离结构包含的部分内，其中所述有源器件包括从源极区域和漏极区域中选择的载流区域；以及电阻器电路，连接在所述隔离结构和所述载流区域之间。
2.根据权利要求1所述的半导体器件，其中所述电阻器电路包括: 多晶娃电阻器。
3.根据权利要求1所述的半导体器件，其中所述电阻器电路包括: 第一电阻网络；以及 肖特基二极管，耦合于所述第一电阻网络，其中所述肖特基二极管由耦合于所述隔离区域的肖特基接触形成。
4.根据权利要求3所述的半导体器件，其中: 所述肖特基二极管串联耦合于所述第一电阻网络。
5.根据权利要求3所述的半导体器件，其中: 所述肖特基二极管并联耦合于所述第一电阻网络。
6.根据权利要求5所述的半导体器件，其中所述电阻器电路还包括: 第二电阻网络，串联耦合于所述肖特基二极管。
7.根据权利要求3所述的半导体器件，其中所述电阻器电路还包括: PN结二极管，并联耦合于所述所述肖特基二极管。
8.根据权利要求1所述的半导体器件，其中所述电阻器电路包括: 第一电阻网络；以及 PN结二极管，耦合于所述第一电阻网络。
9.根据权利要求8所述的半导体器件，其中: 所述PN结二极管串联耦合于所述第一电阻网络。
10.根据权利要求8所述的半导体器件，其中: 所述PN结二极管并联耦合于所述第一电阻网络。
11.根据权利要求10所述的半导体器件，其中所述电阻器电路还包括: 第二电阻网络，串联耦合于所述PN结二极管。
12.根据权利要求8所述的半导体器件，还包括: 所述第一导电类型的另一区域，延伸到所述下沉区域中，其中所述PN结二极管形成于所述另一区域和所述下沉区域之间。
13.根据权利要求8所述的半导体器件，其中所述PN结二极管包括多晶硅二极管。
14.根据权利要求1所述的半导体器件，其中所述载流区域是所述有源器件的漏极区域，并且其中所述漏极区域是所述第二导电类型的。
15.根据权利要求14所述的半导体器件，其中所述有源器件包括:所述第二导电类型的漂移区域，位于所述有源区域的中心部分内并且从所述顶衬底表面延伸到所述半导体衬底中； 所述漏极区域，从所述顶衬底表面延伸到所述漂移区域中； 所述第一导电类型的体区域，从所述顶衬底表面延伸到位于位于所述漂移区域和所述隔离结构之间的所述半导体衬底中； 所述第二导电类型的源极区域，从所述顶衬底表面延伸到所述体区域中；以及所述第一导电类型的体接触区域，位于所述体区域内并且从所述顶衬底表面延伸到位于所述源极区域和所述隔离结构之间的所述半导体衬底中。
16.根据权利要求1所述的半导体器件，其中所述载流区域是所述有源器件的源极区域，其中所述源极区域是所述第一导电类型的。
17.根据权利要求16所述的半导体器件，其中所述有源器件包括: 所述第一导电类型的漂移区域，位于所述有源区域的中心部分内并且从所述顶衬底表面延伸到所述半导体衬底中； 所述第一导电类型的漏极区域，从所述顶衬底表面延伸到所述漂移区域中； 所述第二导电类型的体区域，从所述顶衬底表面延伸到位于所述漂移区域和所述隔离结构之间的所述半导体衬底中；以及 所述源极区域，从所述顶衬底表面延伸到所述体区域中。
18.一种驱动电路，包括: 第一横向扩散金属氧化物半导体场效应晶体管(LDMOSFET)，形成于具有第一导电类型和顶衬底表面的半导体衬底上，其中所述第一 LDMOSFET包括: 埋层，位于所述顶衬底表面下方，其中所述埋层具有不同于所述第一导电类型的第二导电类型； 下沉区域，位于所述顶衬底表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成； 有源器件，位于所述半导体衬底的由所述隔离结构包含的部分内，其中所述有源器件包括载流区域；以及 电阻器电路，连接在所述隔离结构和所述载流区域之间。
19.根据权利要求18所述的驱动电路，其中所述电阻器电路包括: 多晶娃电阻器。
20.根据权利要求18所述的驱动电路，其中所述电阻器电路包括: 第一电阻网络；以及 肖特基二极管，耦合于所述第一电阻网络，其中所述肖特基二极管由耦合于所述隔离区域的肖特基接触形成。
21.根据权利要求20所述的驱动电路，其中所述肖特基二极管并联耦合于所述第一电阻网络，并且所述电阻器电路还包括: 第二电阻网络，串联耦合于所述肖特基二极管。
22.根据权利要求18所述的驱动电路，其中所述电阻器电路包括: 第一电阻网络；以及 PN结二极管，耦合于所述第一电阻网络。
23.根据权利要求22所述的驱动电路，还包括: 所述第一导电类型的另一区域，延伸到所述下沉区域中，其中所述PN结二极管形成于所述另一区域和所述下沉区域之间。
24.根据权利要求22所述的驱动电路，其中所述PN结二极管包括多晶硅二极管。
25.根据权利要求22所述的驱动电路，其中所述PN结二极管并联耦合于所述第一电阻网络，并且所述电阻器电路还包括: 第二电阻网络，串联耦合于所述PN结二极管。
26.一种形成半导体器件的方法，所述方法包括以下步骤: 形成位于具有第一导电类型的半导体衬底的顶衬底表面下方的埋层，其中所述埋层具有不同于所述第一导电类型的第二导电类型； 形成位于所述顶衬底表面和所述埋层之间的下沉区域，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成； 形成位于所述半导体衬底的由所述隔离结构包含的部分内的有源器件，其中所述有源器件包括载流区域；以及 形成连接在所述隔离结构和所述载流区域之间的电阻器电路。
27.根据权利要求26所述的方法，其中形成所述电阻器电路包括: 形成以及互联多晶硅电阻器，作为所述电阻器电路的一部分。
28.根据权利要求26所述的方法，其中所述电阻器电路包括电阻网络和肖特基二极管，并且形成所述电阻器电路包括: 形成所述电阻网络； 形成所述肖特基二极管，其中所述肖特基二极管包括耦合于所述隔离区域的肖特基接触；以及 耦合所述电阻网络于所述肖特基接触。
29.根据权利要求26所述的方法，其中所述电阻器电路包括电阻网络和PN结二极管，并且形成所述电阻器电路包括: 形成所述电阻网络； 形成延伸到所述下沉区域中的所述第一导电类型的另一区域，其中所述PN结二极管形成于所述另一区域和所述下沉区域之间；以及 耦合所述电阻网络于所述另一区域。
30.根据权利要求26所述的方法，其中所述电阻器电路包括电阻网络和PN结二极管，并且形成所述电阻器电路包括: 形成所述电阻网络； 形成所述PN结二极管作为多晶硅二极管；以及 耦合所述电阻网络于所述多晶硅二极管。
【文档编号】H01L21/762GK103531631SQ201310265329
【公开日】2014年1月22日 申请日期:2013年6月28日 优先权日:2012年6月29日
【发明者】H·M·鲍德, 陈伟泽, R·J·德苏扎, P·M·帕里斯 申请人:飞思卡尔半导体公司