具有超陡逆行阱的体鳍片fet及其制造方法
【专利摘要】本发明涉及具有超陡逆行阱的体鳍片FET及其制造方法。一种用于在体衬底中形成鳍片晶体管的方法包括在体衬底上形成超陡逆行阱（SSRW）。阱包括在未掺杂层下形成的第一导电类型掺杂剂的掺杂部分。在未掺杂层上生长的鳍片材料。从鳍片材料形成鳍片结构，并且鳍片材料是未掺杂的或者掺杂的。邻近鳍片结构提供源极和漏极区域以形成鳍片场效应晶体管。
【专利说明】具有超陡逆行阱的体鳍片FET及其制造方法
【技术领域】
[0001]本发明涉及半导体制造，更具体地，涉及具有逆行掺杂阱以减少或避免在体衬底中形成的鳍片FET中的穿通效应的器件和方法。
【背景技术】
[0002]穿通效应是在金属氧化物场效应晶体管(MOSFET)中的源极和漏极区域之间发生的寄生泄漏电流。因为在漏极和源极区域之间存在寄生电流路径，金属氧化物半导体(MOS)晶体管的泄漏电流可能增加。在体MOSFET中存在这样的寄生路径，例如，在源极和漏极之间，但是在栅极下面更深处的区域中。因为电路位于远离栅极的体中，所以此部分泄漏电流很难被栅极控制。此寄生电流叠加到亚阈值漏电流上导致功率损耗的增加。
[0003]在绝缘体上硅(SOI)衬底上构建的鳍片场效应晶体管(鳍片FET)具有基本减少了穿通效应的优点，因为掩埋氧化物的存在将鳍片底部处的漏极到源极耦合最小化。然而，在体衬底中，在鳍片下面的区域中穿通效应很明显。一种减少穿通效应的方法是增加整个体衬底的掺杂水平。作为结果，漏极和源极耗尽区域将变得更小并且将不会建立寄生电流路径。然而，此衬底的掺杂在后续处理期间向上扩散到鳍片，导致鳍片在鳍片的底部处具有比顶部更高的阈值电压。为了抵消这一点，鳍片可以是锥形的(底部比顶部更宽)以在整个鳍片高度内保持基本均匀的阈值电压。另外，向上到鳍片的随机掺杂剂扩散会导致阈值电压(Vt)变化。一个较佳备选是防止穿通、保持在整个鳍片高度内的均匀的阈值并且避免Vt波动。
【发明内容】
[0004]一种采用体衬底形成鳍片晶体管的方法，包括在体衬底中或者上形成超陡逆行阱(SSRW)，所述阱包括第一导电类型掺杂剂的掺杂部分并且在所述体衬底中在未掺杂层下形成，所述SSRW在对应于鳍片结构的位置之下形成；在所述未掺杂层上生长鳍片材料；从所述鳍片材料形成所述鳍片结构；在所述鳍片结构上形成栅极结构；以及形成邻近所述鳍片结构的源极和漏极区域以形成鳍片场效应晶体管。
[0005]另一种用体衬底形成鳍片晶体管的方法，包括:在所述体衬底上生长延伸区域；在所述体衬底中形成窄沟槽隔离区域以分离器件区域；掩蔽第一器件区域以在所述延伸区域中形成第一超陡逆行阱(SSRW)，所述第SSRW包括在所述延伸区域的未掺杂部分之下的掺杂部分；不掩蔽所述第一器件区域并且掩蔽第二器件区域以形成第二 SSRW，所述第二SSRW包括在所述延伸区域的未掺杂部分之下的掺杂部分，其中在所述第二 SSRW中的掺杂与所述第一 SSRW的极性相反；不掩蔽所述第二器件区域；在所述第一和第二 SSRW上生长鳍片材料；从所述鳍片材料形成鳍片结构，所述鳍片材料在各自的器件区域中掺杂有导电类型与在各自的鳍片结构下的所述SSRW的掺杂剂相反的掺杂剂；在所述鳍片结构上形成栅极叠层；以及形成邻近所述鳍片结构的源极和漏极区域以形成N-型和P-型鳍片场效应晶体管。[0006]一种具有用体衬底形成的鳍片晶体管的器件，包括超陡逆行阱(SSRW)，在体衬底上或中形成，所述阱包括在未掺杂层下的第一导电类型掺杂剂的掺杂部分，所述掺杂部分包括高掺杂接地面(ground plane);在SSRW上从鳍片材料形成鳍片结构,在鳍片结构上形成栅极叠层，以及形成邻近所述鳍片结构的源极和漏极区域以形成鳍片场效应晶体管。
[0007]另一种具有用体衬底形成的鳍片晶体管的器件，包括体衬底，在体衬底上形成的延伸区域以及在体衬底中形成的窄沟槽隔离区域以分离器件区域。第一器件区域包括在所述延伸区域中的第一超陡逆行阱(SSRW)，所述第一 SSRW包括在所述延伸区域的未掺杂部分之下的掺杂部分。第二器件区域包括第二 SSRW，所述第二 SSRW包括在所述延伸区域的未掺杂层之下的掺杂部分，其中在所述第二 SSRW中的掺杂与所述第一 SSRW的极性相反。以鳍片材料形成的鳍片结构，所述鳍片材料在各自的器件区域中掺杂有导电类型与在各自的鳍片结构之下的所述SSRW的掺杂剂相反的掺杂剂。栅极叠层在所述鳍片结构上形成。源极和漏极区域邻近所述鳍片结构形成以形成N-型和P-型鳍片场效应晶体管。
[0008]联系附图阅读下列对示出的实施例的详细描述，将明白这些和其它特征以及优点。
【专利附图】
【附图说明】
[0009]参考随后的附图，在下列优选实施例的详细描述中，提供了本发明的细节:
[0010]图1示出了根据本原理的具有含有两个扩散阻挡层的超陡逆行阱(SSRW)的鳍片FET器件的部分截面图；
[0011]图2示出了根据本原理的具有在NFET中的鳍片下面形成的超陡逆行阱(SSRW)的鳍片FET器件的部分截面图；
[0012]图3示出了根据本原理的具有在PFET中的鳍片下面形成的超陡逆行阱(SSRW)的鳍片FET器件的部分截面图；
[0013]图4示出了根据本原理的具有其上形成的延伸区域的衬底的截面图；
[0014]图5是根据本原理的具有形成为分离器件区域的浅沟槽隔离材料的图4的衬底的截面图；
[0015]图6为示出了根据本原理的掩蔽第一器件区域以掺杂在另一器件区域中的阱的图5的衬底的截面图；
[0016]图7为示出了根据本原理的掩蔽另一器件区域以掺杂在第一器件区域中的阱的图6的衬底的截面图；
[0017]图8为示出了根据本原理的从顶表面除去浅沟槽材料并且活化退火以活化阱中的掺杂剂的图7的衬底的截面图；
[0018]图9为示出了根据本原理形成的可选的蚀刻停止层的图8的衬底的截面图；
[0019]图10为示出了根据本原理生长的鳍片材料的图9的衬底的截面图；
[0020]图11为示出了根据本原理在鳍片材料中蚀刻的鳍片的图10的衬底的截面图；以及
[0021]图12为示出了形成根据本原理的具有SSRW的半导体器件的步骤的框图。
【具体实施方式】[0022]根据本发明，提供了用于减小或者避免穿通效应、阈值电压波动以及在体衬底鳍片场效应晶体管(鳍片FET)中的问题的器件和方法。在特定的可用实施例中，在衬底中在鳍片下面形成超陡逆行阱(SSRW)。SSRW可以用于平面体器件背景中以改善晕(halo)设计的漏极感应势垒降低(DIBL)并且减轻随机掺杂剂波动的影响。
[0023]在鳍片FET中，DIBL主要受鳍片厚度和除了在鳍片底部附近(最靠近衬底)之外的栅极介质厚度的影响。因此，SSRW对防止鳍片底部处的穿通特别有效。SSRW还减轻导致沿鳍片高度的阈值电压(Vt)的变化的掺杂剂进入鳍片的扩散，其导致整个鳍片高度的较低的有效利用。另外，SSRW结构防止由掺杂剂扩散进入鳍片而导致的随机掺杂剂波动。
[0024]应该明白，本发明将关于具有衬底的给定的示例性架构来描述，其可以包括使用半导体晶片，然而，其它架构、结构、衬底材料以及工艺特点和步骤可以在本发明的范围内变化。
[0025]还应该明白，当元件，如层、区域或者衬底称为在另一个元件“上”或者“上面”时，其可以直接在另一个元件上或者还可以存在间隔元件。相比之下，当元件被称为“直接在另一个元件上”或者“直接在另一个元件上面”时，不存在间隔元件。还应该明白，当元件称为与另一个元件“连接”或者“耦合”时，其可以直接连接或者耦合到另一个元件或者可以存在间隔元件。相比之下，当元件被称为“直接连接”或者“直接耦合”到另一个元件时，不存在间隔元件。
[0026]根据本发明的实施例可以包括用于集成电路芯片的设计，芯片设计以图形计算机程序语言创造并且存储在计算机存储介质中(例如，硬盘、磁带、物理硬盘驱动器或者如存储存取网络中的虚拟硬盘驱动器)。如果设计者不制造芯片或者用于制造芯片的光刻掩模，设计者可通过物理方式(例如，通过提供存储介质存储的设计的副本)或者电学(例如通过互联网)直接或者间接地将产生的设计传输到这样的实体。然后，存储的设计转换为合适的格式(例如，⑶SII)用于光刻掩模的制造，其典型地包括所考虑的在晶片上形成的芯片设计的多个副本。利用光刻掩模限定将被蚀刻或者处理的晶片区域(和/或其上的层)。
[0027]如这里描述的方法可以用在集成电路芯片的制造中。最终的集成电路芯片可以未加工的形式(即，作为具有在其上形成的多个结构的单个挠性衬底)，作为裸芯片，或者以封装形式中由制造者分布。在后一种情况中，芯片安装在单芯片封装(例如，塑料载体，具有附着到主板上或者其它高级别载体的引线)或者多芯片封装(流入，具有任一表面或者两个表面的互连或者掩埋互连的陶瓷载体)中。在任意情况中，随后芯片与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)如主板的中间产品或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任意产品，范围从玩具和其它低端应用到具有显示器、键盘或者其它输入器件和中央处理器的先进计算机产品。
[0028]在本发明的说明书中的参考本发明原理的“一个实施例”或者“实施例”及其它变化表示结合实施例描述的特定的特征、结构、特征等等，被包括在本发明原理的至少一个实施例中。因此，短语“在一个实施例中”或者“在实施例中”的出现以及在整个说明书的不同地方出现的任意其它变化不必都指相同的实施例。
[0029]应该明白，随后的和/或”以及“至少一个”中的任一个例如在“A/B”、“A和/或B”和“A和B中的至少一个”中的使用，指仅包括第一列表选项(A)或者仅选择第二列表选项(B)或者选择两种选择(A和B)。如另一个实例，在“A、B和/或C”以及“A、B和C中的至少一个”的情况中，这样的短语指仅包括第一列表选项(A)或者仅选择第二列表选项(B)或者仅选择第三列表选项(C)或者仅选择第一和第二列表选项(A和B)，或者仅选择第一和第三列表选项(A和C)或者仅选择第二和第三列表选项(B和C)或者选择所有三种选择(A和B和C)。对于所列出的多个项，这可以延伸，如本领域的或者相关技术的技术人员容易理解的。
[0030]现在参考附图，其中类似的标号表示相同或者相似的元件并且从图1开始，根据一个实施例示出了半导体器件结构100。结构100包括鳍片FET，同样也可以使用其它结构，并且具体地，在体平面衬底上形成的结构。结构100包括衬底102，其可以是从半导体晶片切割形成或者可以形成为晶片上的单独的器件或者器件组。优选衬底102包括如硅的单晶材料，然而，可以使用其它半导体材料，包括但不仅限于SiGe、SiC、GaAs、InP> InGaAs等。
[0031]在优选可用实施例中，使用单晶Si作为衬底102。在衬底102中或者上形成超陡逆行阱(SSRW) 109。在一个实施例中，使用外延生长工艺形成SSRW109以延伸衬底102并且保持衬底102的单晶结构。在另一个实施例中，可以用例如C或者其它掺杂剂掺杂衬底102以形成SSRW区域109。
[0032]SSRW109可以包括梯度掺杂区域。这些掺杂区域可以包括扩散阻挡区域104、扩散阻挡区域108和接地面区域106。可以由相同的基础材料形成SSRW109并且在其整个深度上进行不同的掺杂以形成不同区域。在一个实施例中，SSRW109可以包括SiC基础材料，其在降低掺杂剂扩散方面特别有用。接地面106可以包括高掺杂区域而扩散阻挡层104和108可以包括未掺杂或者低掺杂SiC或者可以包括包含不同掺杂剂水平和类型的其它材料。
[0033]在此公开中，高掺杂意味着具有IO18载流子/cm3到102°载流子/cm3或更大的掺杂剂浓度。可以在衬底102上形成未掺杂(极低掺杂)层110作为衬底延伸的一部分。如这里描述的未掺杂层包括没有掺杂剂区域或者具有掺杂剂浓度为IO17载流子/cm3或更少的极低掺杂的区域。层110可以形成或者包括蚀刻停止层并且优选被外延生长以提供晶体/单晶结构。层Iio可以包括例如SiGe或者其它合适的材料。层110可以作为衬底延伸的一部分形成或者可以包括与SSRW109的层的材料不同的材料。
[0034]在衬底102中或者在衬底102上，在鳍片112下面提供SSRW109的掺杂。在一个实施例中，通过用原位或者注入掺杂向衬底102或者通过外延生长形成的延伸衬底(109)(例如，SiC)中注入掺杂剂形成SSRW109。接地面106是高掺杂的并且在鳍片112的下表面下面构建为少量nm (例如，2nm-20nm)以终结从漏极116发射的场线。接地面106明显降低了穿通。在鳍片(112)底和接地面106之间的衬底102的区域(例如，层108和/或110)基本未掺杂。因此，防止了穿通并且通过层108和110的间隔未掺杂区域降低了掺杂剂从接地面106向鳍片112的扩散。从接地面106到鳍片112的掺杂可以是未掺杂或者极低掺杂的衬底102材料。然而，在本实施例中，通过在鳍片112和接地面106之间提供包括SiC的层108和包括SiGe的层110进一步减轻了扩散。
[0035]防止掺杂剂扩散进入鳍片112减轻了与掺杂剂在鳍片112中的空间分布有关的沿鳍片高度的阈值变化问题和掺杂剂波动以及离散掺杂剂效应的影响。可以根据由结构100形成的鳍片FET的导电性，用B或者P掺杂接地面106。在平面体技术中，B和P对于此应用特别有用，因为这些材料在SiC中的扩散非常慢并且B在SiGe中的扩散非常慢。可以使用其它掺杂剂以及其它衬底材料。[0036]结构100的鳍片FET包括分别通过介质材料118和120与鳍片112隔离的漏极116和源极114。鳍片112可以未掺杂或者被掺杂以提供期望的阈值电压。栅极叠层125包括直接在鳍片112顶部之上形成的栅极介质124、栅极导体122和间隔物126。以虚线示出栅极叠层125，因为栅极叠层125 —般地相对于部分截面图偏移到在页面的内部或者外部。
[0037]鳍片112、源极114和漏极116可以包括外延生长硅或者其它晶体/单晶材料。可以由其它材料形成源极114和漏极116，例如掺杂多晶硅、金属或者其它导体或者半导电介质。还可以作为鳍片结构形成源极114和漏极116
[0038]参考图2，根据另一个实施例示出了另一个半导体器件结构200。结构200包括在体平面衬底202上形成的N-型鳍片FET(NFET)。优选衬底202包括诸如硅的单晶材料，然而，可以使用其它半导体材料，包括但不仅限于SiGe、SiC、GaAs、InP> InGaAs等。
[0039]在优选可用实施例中，使用单晶Si作为衬底202。在衬底202中或者上形成超陡逆行阱(SSRW) 204。在一个实施例中，使用外延生长工艺形成SSRW204以延伸衬底202并且保持衬底202的单晶结构。
[0040]SSRW204形成接地面区域。在一个实施例中，SSRW204可以包括SiGe基础材料，其在降低掺杂剂扩散方面特别有用。SSRW204用P型掺杂剂以及特别地B高掺杂。衬底202的部分210 (例如，S1、SiC等等)是未掺杂或者低掺杂或者可以包括包含不同掺杂剂水平或者类型的其它材料。部分210可以包括SiC以提供更有效的扩散阻挡并且作为用于形成鳍片212的蚀刻停止层。在一些实施例中，可以在衬底202上形成未掺杂蚀刻停止层。蚀刻停止层还可以包括例如SiGe或者其它合适的材料。
[0041]可以在Si衬底202上外延生长SiGe并且原位掺杂B (或者其它P-型掺杂剂)形成SSRW204。可以外延生长用于鳍片212的材料或者不同材料(例如，蚀刻停止层)来形成部分210。
[0042]在一个实施例中，SSRW204在鳍片212的下表面构建为少量纳米(例如2nm_20nm)终结从漏极216发射的场线。接地面204明显降低了穿通。部分210基本未掺杂。因此，防止了穿通并且通过部分210的间隔未掺杂区域降低了掺杂剂从接地面SSRW204向鳍片212的扩散。通过提供层，例如，具有B掺杂剂的用于SSRW204的SiGe材料，进一步减轻了掺杂剂向鳍片212的扩散，B掺杂剂保持被俘获在层204中以保持部分210不被B掺杂剂掺杂。
[0043]防止掺杂剂扩散进入鳍片212减轻了与掺杂剂在鳍片212中的空间分布有关的沿鳍片高度的阈值变化问题和掺杂剂波动以及离散掺杂剂效应的影响。
[0044]结构200的鳍片FET包括分别通过介质材料218和220与鳍片212隔离的漏极216和源极214。鳍片212未掺杂或者被掺杂以获得期望的阈值电压。在直接在鳍片212上的栅极叠层(未示出)之下的鳍片212的上表面处形成导电沟道。
[0045]参考图3，根据另一个实施例示出了另一个半导体器件结构300。结构300包括在体平面衬底302上形成的P-型鳍片FET (PFET)。优选衬底302包括如硅的单晶材料，然而，可以使用其它半导体材料，包括但不仅限于SiGe、SiC、GaAs、InP> InGaAs等。
[0046]在优选可用实施例中，使用单晶Si作为衬底302。在衬底302中或者上形成超陡逆行阱(SSRW) 304。在一个实施例中，使用外延生长工艺形成SSRW304以延伸衬底302并且保持衬底302的单晶结构。
[0047]SSRW304形成接地面区域。在一个实施例中，SSRW304可以包括SiC基础材料，其在降低掺杂剂扩散方面特别有用。SSRW304用N型掺杂剂以及特别地P高掺杂。衬底302的部分310 (例如，S1、SiGe等等)是未掺杂或者低掺杂或者可以包括包含不同掺杂剂水平或者类型的其它材料。部分310可以包括SiGe以提供更有效的扩散阻挡并且作为用于形成鳍片312的蚀刻停止层。在一些实施例中，可以在衬底302上形成未掺杂蚀刻停止层(310)。蚀刻停止层还可以包括例如SiGe或者其它合适的材料。
[0048]可以在Si衬底204上外延生长SiC并且原位掺杂P (或者其它N-型掺杂剂)形成SSRW304。可以通过外延生长用于鳍片312的材料或者不同材料(例如，蚀刻停止层)形成部分310。在一个实施例中，SSRW304在鳍片312的下表面以少量nm (例如2nm_20nm)构建以终结从漏极316发射的场线。接地面304明显降低了穿通。部分310基本未掺杂。因此，防止了穿通并且通过部分310的间隔未掺杂区域降低了掺杂剂从接地SSRW304向鳍片312的扩散。通过提供层，例如具有P掺杂剂的用于SSRW304的SiC材料的层，进一步减轻了掺杂剂向鳍片312的扩散，P掺杂剂保持被俘获在层(304)中以保持部分310不被P掺杂剂掺杂。
[0049]防止掺杂剂扩散进入鳍片312减轻了与掺杂剂在鳍片312中的空间分布有关的沿鳍片高度的阈值变化问题和掺杂剂波动和离散掺杂剂效应的影响。
[0050]结构300的鳍片FET包括分别通过介质材料318和320与鳍片312隔离的漏极316和源极314。鳍片312未掺杂或者被掺杂以提供期望的阈值电压。在直接在鳍片312上的栅极叠层(未示出)之下的鳍片312的上表面处形成导电沟道。
[0051]参考图4-11，示出了用于形成具有NFET和PFET的器件的示例性方法。应该明白，根据描述的原理可以形成其它方法和器件结构。
[0052]参考图4，提供了衬底402。衬底402可以包括单晶Si。在衬底402上可以形成外延层404。在一个实施例中，层404包括SiC，然而，可以使用其它材料，例如SiGe等等。应该明白还可以外延生长其它的层。例如，可以在层404上或、之上形成SiGe或者SiC的扩散阻挡层或者附加的Si。
[0053]参考图5，通过蚀刻沟槽并且在沟道中和层404上沉积介质层形成窄沟槽隔离(STI)区域406。STI区域406可以包括氧化物或者氮化物，虽然可以使用其它介质材料。
[0054]参考图6，在STI区域406的一部分和NFET或者PFET鳍片FET器件的对应一个上沉积和构图掩模408。掩模408可以包括硬掩模或者抗蚀剂掩模。使用低能量工艺注入第一导电类型的掺杂剂410以驱动掺杂剂进入保持为掩蔽的层404以形成阱416。掺杂剂410可以包括，例如硼掺杂剂以形成P-阱或者磷掺杂剂以形成N-讲。同样可以使用其它掺杂剂。然后除去掩模408。
[0055]参考图7，在STI区域406的一部分和NFET或者PFET鳍片FET器件的对应的另一个上沉积和构图掩模412。掩模412可以包括硬掩模或者抗蚀剂掩模。使用低能量工艺注入第二导电类型(与第一导电类型相反)的掺杂剂414以驱动掺杂剂进入保持未掩蔽的层404以形成阱418 (图8)。掺杂剂414可以包括，例如磷掺杂剂以形成N-阱或者硼掺杂剂以形成P-阱。同样可以使用其它掺杂剂。然后除去掩模412。
[0056]参考图8，通过如化学机械抛光(CMP)或者类似的平整化工艺除去STI区域406的上部。STI407保存在阱416和418之间。进行退火工艺以活化阱416和418。
[0057]参考图9，可以在阱416和418上选择性生长可选的鳍片蚀刻停止层420。如果阱416和418的材料包括SiGe，蚀刻停止层420可以包括SiC。如果阱416和418的材料包括SiC,蚀刻停止层420可以包括SiGe。如果阱416和418的材料是混合的(例如，一个阱SiC并且另一个是SiGe)，蚀刻停止层420可以分别包括SiGe或者SiC。可以使用类似上面描述的掩蔽制程提供用于阱416、418的混合材料。材料选择依赖器件的应用、为在阱416、418等中形成的接地面选择的掺杂剂。
[0058]参考图10，在蚀刻停止层420 (或者阱416、418，如果没有使用蚀刻停止层420)上生长鳍片材料422。鳍片材料422被外延生长并且优选包括Si，虽然可以使用其它半导体材料。可以通过使用上述掩蔽工艺分别为NFET和PFET生长鳍片材料422。分离生长允许在生长工艺期间原位掺杂鳍片材料422并且补偿两个不同蚀刻停止层上的任意不同生长速率。在另一个实施例中，鳍片材料422 —起生长并且分离地掺杂。在另一个实施例中，可以在形成之后掺杂形成的鳍片。仍在另一个实施例中，鳍片材料422保持未掺杂。
[0059]参考图11，使用鳍片掩模蚀刻工艺向下蚀刻鳍片424和鳍片426到蚀刻停止层420。如果没有使用蚀刻停止层，使用定时蚀刻以限定鳍片高度。鳍片424和426的一个用于形成NFET，并且鳍片424和426的另一个用于形成PFET。阱416和418提供高掺杂的位置以形成与鳍片424和426分离的SSRW区域(例如，接地面)。例如，对于PFET鳍片器件，阱424可以包括SiC并且用磷掺杂，对于NFET鳍片器件，阱426可以包括用硼掺杂的SiGe0
[0060]在另一个实施例中，可以使用选择性外延原位掺杂延伸层404 (图4)以在不同时间生长P-阱以及N-阱(例如使用掩蔽)。N-阱和P-阱(416和418)提供SSRW的掺杂部分。在讲416、418上提供未掺杂部分。未掺杂部分可以米用未掺杂部分的形式或者讲416、418上的层或者可以包括另一个层，例如蚀刻停止层420或者鳍片材料422的层部分。
[0061]NFET可以使用阱416和418的一个，其中延伸区域404具有从原位掺杂B的SiC层制造的重掺杂接地面层，在B掺杂的SiGe之上为未掺杂SiC层。可以将未掺杂部分用作蚀刻停止层用于形成鳍片(424或者426的一个)。类似地，PFET可以包括具有原位重掺杂P的SiC的接地面层(404)，在掺杂部分上为未掺杂SiGe层。
[0062]在另一个可选实施例中，对于NFET和PFET两者未掺杂部分都可以是Si并且当蚀刻鳍片材料422以形成鳍片424和426时，穿过鳍片材料422使用定时蚀刻以设定鳍片高度。例如，替代蚀刻停止层420，从鳍片材料422形成的硅层具有保留在鳍片424和426的基部的层。附加的工艺包括栅极介质、栅极导体、源极、漏极、接触、金属化、介质层等的形成以完成结构。
[0063]参考图12，根据示出的实施例示出了用于形成具有体衬底的鳍片晶体管的方法。应该注意，在图12的框中示出的步骤可以以不同的次序执行或者需要时同时执行。在框502中，提供体衬底。可以在其上形成外延生长层延伸衬底。在框504中，在体衬底中或者上形成超陡逆行阱(SSRW)。这可以包括生长衬底延伸(例如，外延生长)或者向衬底注入掺杂剂。阱包括第一导电类型掺杂剂的掺杂部分并且在未掺杂层下的体衬底中形成。未掺杂层或者部分在深度上间隔开并且为对应于将形成的鳍片结构的位置。
[0064]在框506中，SSRW可以包括至少一个扩散阻挡层。可以在未掺杂层中形成至少一个扩散阻挡层。可以在SSRW的掺杂层之上或者之下形成扩散阻挡层。在框508中，未掺杂层可以包括蚀刻停止层或者蚀刻停止层可以分离地形成。SSRW上形成蚀刻停止层以增加未掺杂层并且为鳍片的形成提供蚀刻停止。[0065]在框510中，优选掺杂部分包括高掺杂的接地面。可以在体衬底中或者上形成的扩散阻挡层上生长掺杂的部分。在框511中，掺杂的部分包括晶体结构，被配置为防止所述第一导电类型掺杂剂的向外扩散。在特别有用的实施例中，晶体结构包括SiC并且第一导电类型掺杂剂包括B和P中的一种和/或晶体结构包括SiGe并且第一导电类型掺杂剂包括B。
[0066]在框512中，在未掺杂层上生长的鳍片材料。可以提供中间层。在框514中，从鳍片材料形成鳍片结构。在框516中，在鳍片结构上形成栅极结构。在框518中，邻近鳍片结构形成源极和漏极区域以形成鳍片场效应晶体管。可以在源极/漏极和鳍片结构之间形成中间介质材料。在框520中，工艺继续以完成器件。这可以包括NFET/PFET器件的不同工艺、金属化，等。
[0067]已经描述的优选实施例用于具有超陡逆行阱的体鳍片FET (其旨在说明而不是限制)。注意根据上述教导本领域的技术人员可以进行修改和变化。因此，应该明白，在附加权力要求描述的本发明的范围内，可以对具体实施例进行改变。在已经描述了具有专利法特别要求的细节的本发明的方面之后，在所附权利要求中阐述了通过专利证书声明并期望保护的内容。
【权利要求】
1.一种用体衬底形成鳍片晶体管的方法，包括: 在体衬底中或上形成超陡逆行阱(SSRW)，所述阱包括第一导电类型掺杂剂的掺杂部分并且在所述体衬底中在未掺杂层之下形成，所述SSRW在对应于鳍片结构的位置之下形成；在所述未掺杂层之上生长鳍片材料； 从所述鳍片材料形成所述鳍片结构； 在所述鳍片结构之上形成栅极结构；以及 形成邻近所述鳍片结构的源极和漏极区域以形成鳍片场效应晶体管。
2.根据权利要求1的方法，其中形成超陡逆行阱(SSRW)包括外延生长所述SSRW以包括至少一个扩散阻挡层。
3.根据权利要求2的方法，其中在所述未掺杂层中形成所述至少一个扩散阻挡层。
4.根据权利要求1的方法，其中所述掺杂部分包括高掺杂接地面。
5.根据权利要求1的方法，其中在所述体衬底中或上形成的扩散阻挡层上生长所述掺杂部分。
6.根据权利要求1的方法，其中所述掺杂部分包括晶体结构，其被配置为防止所述第一导电类型掺杂剂的向外扩散。
7.根据权利要求6的方法，其中所述晶体结构包括SiC并且所述第一导电类型掺杂剂包括B和P中的一种。
8.根据权利要求6`的方法，其中所述晶体结构包括SiGe并且所述第一导电类型掺杂剂包括B。
9.根据权利要求1的方法，还包括在所述SSRW之上形成蚀刻停止层以增加所述未掺杂层并且为所述鳍片的形成提供蚀刻停止。
10.一种用体衬底形成鳍片晶体管的方法，包括: 在所述体衬底上生长延伸区域； 在所述体衬底中形成窄沟槽隔离区域以分离器件区域； 掩蔽第一器件区域以在所述延伸区域中形成第一超陡逆行阱(SSRW)，所述第一 SSRW包括在所述延伸区域的未掺杂部分之下的掺杂部分； 不掩蔽所述第一器件区域并且掩蔽第二器件区域以形成第二 SSRW，所述第二 SSRW包括在所述延伸区域的未掺杂部分之下的掺杂部分，其中在所述第二 SSRW中的掺杂具有与所述第一 SSRW相反的极性。 不掩蔽所述第二器件区域； 在所述第一和第二 SSRW之上生长鳍片材料； 从所述鳍片材料形成鳍片结构，所述鳍片材料在各自的器件区域中掺杂有导电类型与在各自的鳍片结构之下的所述SSRW的掺杂剂相反的掺杂剂； 在所述鳍片结构上形成栅极叠层；以及 形成邻近所述鳍片结构的源极和漏极区域以形成N-型和P-型鳍片场效应晶体管。
11.根据权利要求10的方法，其中所述SSRW包括至少一个扩散阻挡层。
12.根据权利要求10的方法，其中所述SSRW包括在所述掺杂部分中的高掺杂接地面。
13.根据权利要求10的方法，其中所述延伸区域包括晶体结构，其被配置为防止掺杂剂从其中向外扩散。
14.根据权利要求13的方法，其中所述晶体结构包括SiC并且所述第一导电类型掺杂剂包括B和P中的一种。
15.根据权利要求13的方法，其中所述晶体结构包括SiGe并且所述第一导电类型掺杂剂包括B。
16.根据权利要求10的方法，还包括在所述第一和第二SSRW上形成蚀刻停止层以增加所述未掺杂层并且为所述鳍片的形成提供蚀刻停止。
17.根据权利要求10的方法，其中所述延伸区域包括在所述第一器件区域中的不同于所述第二器件区域的材料；
18.根据权利要求10的方法，其中形成鳍片结构包括采用定时蚀刻来蚀刻所述鳍片材料以便在所述第一和第二 SSRW上的所述未掺杂层包括所述鳍片材料的一部分。
19.一种具有用体衬底形成的鳍片晶体管的器件，包括: 在体衬底上或中形成的超陡逆行阱(SSRW)，所述阱包括在未掺杂层之下的第一导电类型掺杂剂的掺杂部分，所述掺杂部分包括高掺杂接地面； 鳍片结构，在所述SSRW之上由鳍片材料形成； 栅极叠层，在所述鳍片结构上形成；以及 源极和漏极区域，邻近所述鳍片结构形成以形成鳍片场效应晶体管。
20.根据权利要求19的器件，其中所述SSRW包括在所述未掺杂层之下形成的所述至少一个扩散阻挡层。
21.根据权利要求19 的器件，其中所述掺杂部分包括晶体结构，其被配置为防止所述第一导电类型掺杂剂的向外扩散。
22.根据权利要求21的器件，其中所述晶体结构包括SiC并且所述第一导电类型掺杂剂包括B和P中的一种。
23.根据权利要求21的器件，其中所述晶体结构包括SiGe并且所述第一导电类型掺杂剂包括B。
24.根据权利要求21的器件，还包括在所述SSRW之上形成蚀刻停止层以增加所述未掺杂层并且为所述鳍片的形成提供蚀刻停止。
25.一种具有用体衬底形成的鳍片晶体管的器件，包括: 体衬底； 延伸区域，在所述体衬底上形成； 窄沟槽隔离区域，在所述体衬底中形成，以分离器件区域； 第一器件区域，包括在所述延伸区域中的第一超陡逆行阱(SSRW)，所述第一 SSRW包括在所述延伸区域的未掺杂部分之下的掺杂部分； 第二器件区域，包括第二 SSRW，所述第二 SSRW包括在所述延伸区域的未掺杂层之下的掺杂部分，其中在所述第二 SSRW中的掺杂具有与所述第一 SSRW相反的极性。 以鳍片材料形成的鳍片结构，所述鳍片材料在各自的器件区域中掺杂有导电类型与在各自的鳍片结构下的所述SSRW的掺杂剂相反的掺杂剂； 栅极叠层，在所述鳍片结构上形成；以及 源极和漏极区域，邻近所述鳍片结构形成以形成N-型和P-型鳍片场效应晶体管。
26.根据权利要求25的器件，其中所述延伸区域包括在所述第一器件区域中的不同于所述第二器件区域的材料。`
【文档编号】H01L27/092GK103871893SQ201310613247
【公开日】2014年6月18日 申请日期:2013年11月27日 优先权日:2012年12月7日
【发明者】蔡劲, K·K·陈, R·H·德纳尔德, B·B·多里斯, B·P·林德尔, R·穆拉丽达, G·G·沙希迪 申请人:国际商业机器公司