提供绝缘体上硅衬底上的波导的光学隔离的方法及结构的制作方法
【专利摘要】本发明揭示一种提供绝缘体上硅衬底的方法及结构，光子装置形成于所述绝缘体上硅衬底上，且在所述绝缘体上硅衬底中，波导的芯材料通过浅沟槽隔离区域与支撑衬底光学解耦。
【专利说明】提供绝缘体上硅衬底上的波导的光学隔离的方法及结构
[0001]政府许可权利
[0002]本发明是依据由DARPA授予的许可号HR0011-9-0009在政府支持下进行的。政府对本发明具有特定权利。
【技术领域】
[0003]本文中所描述的各种实施例涉及将波导与含在支撑所述波导的衬底中的材料光学解耦。
【背景技术】
[0004]存在将光子装置与电子装置集成于同一衬底上的当前趋势。绝缘体上硅(SOI)衬底可用作此集成的支撑衬底。当光学波导形成时，围绕所述波导的芯提供包层以用于拘限沿着所述波导传播的光波。芯材料具有大于包层的折射率的折射率。如果将具有约3.47的折射率的硅用作波导的芯材料，那么波导包层可由具有约1.54的折射率的二氧化硅形成。当将绝缘体上硅衬底用作支撑衬底时，波导芯下方的包层材料可为也通常为二氧化硅的SOI衬底的埋入式氧化物(BOX)绝缘体。BOX包层还可起作用以防止因从硅波导芯到SOI结构的支撑硅的渐逝耦合导致的光学信号泄漏。然而，为防止此渐逝耦合，波导芯下的BOX包层材料必须相对厚，举例来说，大于1.0 μ m且通常为2.0 μ m到3.0 μ m厚。当Box包层材料较厚时，其抑制热流动到底层硅，此可充当散热器。另外，当特定电子装置(例如高速逻辑电路)与光子装置集成于同一 SOI衬底上时，SOI衬底的BOX必须相对薄，通常具有在100纳米到200纳米的范围内的厚度。此薄BOX绝缘体，尽管为电子装置提供良好衬底，但不足以防止硅波导芯到SOI衬底的底层支撑硅的光学耦合，此导致不合意的光学信号损失。
[0005]在第7，920，770号美国专利中论述用以防止硅波导芯到衬底的支撑硅的渐逝耦合的一种方式。在所述专利中，在硅支撑材料中于埋入式绝缘体下方的区处形成经蚀刻腔。所述腔用来增加波导芯与支撑硅之间的距离。所述腔可保持空的或由具有防止硅波导芯容易地光学耦合到所述腔形成于其中的腔材料或硅的折射性质的气体或其它材料填充。所述腔可在形成波导之后通过在波导芯的区外部的区处开始对支撑硅的蚀刻而形成。蚀刻过程在蚀刻位置的向下且向外扩展的支撑硅中产生腔。此产生可涵盖硅衬底的不在波导下方且不需要用于光学隔离的区的大的腔。另外，所述腔可形成于耦合到波导的光子装置(例如连接到波导的光学调制器)下方。如果耦合到波导的光学调制器或其它光子装置以在操作期间产生或需要热的添加的方式操作，那么腔及/或腔内的材料打乱到支撑硅衬底材料的热流动以使其作为散热片的有效性变小。
[0006]因此，用于形成具有相对薄BOX绝缘体且能够将波导芯与衬底材料光学解耦的绝缘体上硅结构的另一方法及结构为合意的。
【专利附图】
【附图说明】
[0007]图1以横截面描绘根据本发明形成的SOI结构的实施例；
[0008]图2A及2B以连续横截面图描绘用于形成用于图1结构中的主体晶片的过程；
[0009]图3A到3D以连续横截面图描绘用于形成用于图1结构中的处置晶片的过程；及
[0010]图4A到4E以连续横截面图描绘用于形成图1实施例的过程。
【具体实施方式】
[0011]在以下详细说明中，参考形成本文的一部分且其中通过图解说明方式展示可实践的特定实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够制造并使用这些实施例，且应理解，可在不背离本发明的精神及范围的情况下对所揭示的特定实施例做出结构、逻辑或程序改变。
[0012]本文中所描述的实施例提供光子装置及电子电路两者可在其上形成的绝缘体上硅(SOI)结构，其具有波导芯与第一支撑衬底的充分光学解耦以防止通过渐逝耦合的光学损失，同时保持良好热耗散。光学解耦通过在波导芯下且沿着其延伸的形成于第一衬底中的浅沟槽隔离区提供。当第一衬底与波导及电路将在其上形成的具有BOX绝缘体及硅的第二衬底连结时，在波导将在第二衬底中形成之处下方的区处对准浅沟槽隔离。因此，绝缘体上硅(SOI)结构可形成有薄Β0Χ，其中光学隔离结构更加针对需要的区，同时提供能够更好地耗散热的支撑第一衬底。
[0013]图1图解说明绝缘体上硅结构的实施例，所述绝缘体上硅结构包含为由支撑半导体材料(举例来说，支撑硅111)形成的处置晶片112的部分的第一衬底，所述第一衬底连结到为主体晶片106的部分的第二衬底。主体晶片106含有在埋入式氧化物BOX层103上方的硅区101a(图4B)。图1中将硅区1la展示为划分成其中可形成硅波导芯107及其它光子装置的硅光子区102及其中可形成例如MOSFET晶体管125等电子电路的硅CMOS区104。处置晶片112包含浅沟槽隔离(STI)区域，所述STI区域包含形成于支撑硅111中的沟槽113，沟槽113填充有介电材料115。所述浅沟槽隔离足以防止形成于主体晶片106上的娃波导芯107与处置晶片112中的支撑娃111之间的光学I禹合。
[0014]经填充沟槽113具有一厚度，使得BOX 103的厚度与经填充沟槽的厚度为至少1000纳米。作为实例，如果BOX 103厚度为200纳米，那么沟槽113厚度大于800纳米(举例来说，在约800纳米到约1200纳米的范围内)。经填充沟槽具有宽于波导芯107的宽度Wwg的宽度Wt，使得沟槽延伸超过波导芯107的任一侧达至少I微米(且通常在I微米到1.3微米的范围内)的距离d。经填充沟槽113在波导芯107下方且沿着其长度延伸。
[0015]由硅形成的波导芯107由包层环绕，所述包层具有比硅芯低得多的折射率。包层部分地由可使其较薄(举例来说，200纳米或更小)的埋入式氧化物BOX 103形成。薄B0X103不能够单独地提供硅波导芯107与处置晶片的支撑硅111的充分光学解耦。如图1中所展示，浅沟槽隔离区域的沟槽113在硅波导芯107下方对准且提供波导芯107与处置晶片112的支撑硅111的所需光学解耦。围绕波导芯107的包层由底层BOX 103、提供于波导芯107的侧面上的电介质121及提供为层间介电结构127的下部层及部分的电介质130提供。可用于BOX 103、电介质121及层间介电结构127中的电介质130的材料为二氧化硅，但还可使用具有低于硅的折射率的折射率的其它介电材料。
[0016]图1将CMOS电路区104图解说明为具有含有由MOSFET 125表示的电子装置的电路区109，MOSFET 125具有栅极结构124以及形成于其中的源极及漏极区域128。图1还图解说明非晶硅接合材料117，其可经提供以将处置晶片112接合到含有波导芯107及电子电路109区的主体晶片106。如果处置晶片112与含有波导芯107及电子电路109区的主体晶片106之间存在另外充分接合强度，那么可省去此接合材料117，如在下文更详细地描述。如果非晶硅接合材料117经提供，那么其可在稍后CMOS处理期间从非晶改变成晶体形式以用于电子电流形成。
[0017]图2到4展示制造图1中所展示的结构的实例性方法中的各种阶段。图2A到2B图解说明形成主体晶片106的实例性过程，而图3A到3D图解说明形成处置晶片112的实例性过程。
[0018]图2A展示氧化物材料103 (举例来说，S12)的形成，氧化物材料103将形成经完成绝缘体上硅结构中的埋入式氧化物(BOX) 103层。将氢原子植入到主体晶片106中以形成在下文更详细地论述的切割线105 (图2B)。
[0019]现在参考图3A到3D，描述用于形成处置晶片112的过程。半导体(例如，支撑硅111 (图3A))具有在将下伏于图1中所展示的经完成结构中的波导芯107下的位置处形成于其中的浅沟槽113。所述沟槽通过蚀穿掩模形成，后续接着介电材料115填充(图3C)，接着通过(举例来说)CMP过程对介电材料115填充进行平面化以形成经完成支撑处置112。可将沟槽形成到充分深度，使得当用介电材料填充沟槽且对其进行平面化时，波导芯107与处置晶片112(图1)的支撑硅111光学解耦。作为一个实例，对于具有300纳米的宽度及200纳米的高度的波导芯107来说，环绕包层厚度应为I微米或更大。因此，浅沟槽内的BOX层103与电介质的组合厚度应为至少I微米。如果BOX层103为(举例来说)200纳米厚，那么沟槽113厚度应为至少800纳米。如所述，此厚度的实例性工作范围为约800纳米到约1200纳米。可用具有低于芯材料107的折射率的折射率的材料填充沟槽以减小硅芯材料107到处置晶片112的支撑硅111的渐逝耦合。填充所述沟槽的介电材料115可为二氧化硅。可形成BOX 103、电介质121且还填充沟槽113的其它介电材料包含氮化硅(折射率2.01)及TEOS(折射率1.44到1.46)或真空。作为实例，可通过高密度等离子气相沉积或等离子增强的化学气相沉积来沉积介电材料115。
[0020]可将薄接合材料117 (例如，非晶硅)施加到处置晶片112以促进其到主体晶片106的接合。或者，接合材料117可由可与主体晶片106上的BOX层103接合的二氧化硅形成。还可使用用于将两个晶片接合在一起的其它已知界面材料。作为另一替代方案，如果在接合过程期间使用充分温度及压力，那么可省去接合材料117。如果使用非晶硅的接合材料117，那么其必须充分薄以避免波导芯107中的光学信号到此层的渐逝耦合。如果在波导芯107中传播具有在约1.2微米到约1.55微米的范围内的波长的单模式光学信号波长，那么小于30E_9m的厚度足以防止到非晶硅接合材料117的光学耦合。作为替代方案，如果经提供，那么接合材料117可施加到主体晶片106的BOX层103，或施加到主体晶片106的BOX层103以及处置晶片112两者。
[0021]图4A到4E图解说明通过将主体晶片106接合到处置晶片112形成绝缘体上硅衬底的过程。将主体晶片106翻转且将BOX层103附着到含有电介质填充的沟槽113的处置晶片112的上表面160。可在将主体晶片106与处置晶片112接合在一起之前使用常规晶片对准技术来使其对准。如所述，可使用接合层117来促进接合，但在接合条件另外足以在主体晶片106与处置晶片112的上表面160之间形成良好接合的情况下可省去接合层117。还可使用所属领域中已知的其它晶片接合技术及材料。
[0022]在将主体晶片106接合到处置晶片112之后，可通过已知切割过程移除半导体101的沿着氢植入切割线105的部分1lb (图4B)，因此留下较薄半导体材料1la以用于装置形成。可接着回收主体晶片106的经移除晶片部分1lb且将其用作用于构造另一 SOI衬底的主体晶片106。作为所描述的切割过程的替代方案，半导体101不需要将氢植入到切割线105 (图2B中所展示)；替代地，可通过其它常规过程(例如，CMP或研磨)将主体晶片106中的半导体101薄化。可将半导体1la图案化成用于形成光子装置(包含定位于处置晶片112中的STI沟槽113上方且与其对准的波导芯107)的区。还可将半导体1la图案化以提供用于构造电子电路装置(例如，MOSFET晶体管125及其它电子装置)的一或多个区109。因此，如图4C中所展示，绝缘体上硅结构可划分成若干区，如由虚线所展示，划分成光子区102及电子电路区104，其中STI沟槽113提供于波导芯107下方。
[0023]如图4D中进一步展示，接着施加介电材料121 (例如，二氧化硅)且对其进行平面化，使得硅波导芯107在三个侧面上由包含BOX 103及介电材料121的包层材料(例如，二氧化硅)环绕。接着可进行进一步处理以形成波导107及与波导107相关联的光子装置以及电子电路区109中的电子装置。如图1及4E中所展示，具有栅极结构124及源极/漏极区域128的MOSFET 125经展示为表示可在区109中制造的电子电路及装置。在构造包含波导芯107及电子电路125的光子装置之后，且如图4E中进一步展示，用多层层间电介质(ILD)结构127的第一电介质130覆盖绝缘体上硅衬底。ILD结构127的此第一电介质130还可由(例如)二氧化硅或充当用于波导芯107的上包层的其它介电材料形成。接着可通过层间介电结构127的数个金属化及电介质层进行到与波导107相关联的装置及到电子电路的各种电互连。
[0024]尽管本文中已描述各种实施例，但本发明不受那些实施例限制，这是因为可在不背离本发明的精神或范围的情况下做出各种修改。因此，本发明不受所揭示的实施例限制，而只受所附权利要求书的范围限制。
【权利要求】
1.一种形成集成结构的方法，所述方法包括以下动作: 在第一衬底中形成隔离区域； 在第二衬底上形成光子区；以及 将所述第一衬底与所述第二衬底接合在一起，使得所述隔离区域与所述光子区对准。
2.根据权利要求1所述的方法，其中所述第一衬底及所述第二衬底各自包括硅衬底，所述光子区为硅光子区。
3.根据权利要求2所述的方法，其进一步包括在所述硅光子区内形成波导，使得波导芯与所述隔离区域对准。
4.根据权利要求3所述的方法，其中在将所述第一衬底与所述第二衬底接合在一起之后形成所述波导。
5.根据权利要求2所述的方法，其进一步包括将所述隔离区域形成为浅沟槽隔离区域。
6.根据权利要求5所述的方法，其进一步包括将BOX形成为所述第二衬底的在所述硅光子区下的部分，其中所述BOX与所述浅沟槽隔离区域的组合厚度为至少I微米。
7.根据权利要求6所述的方法，其中所述BOX的厚度小于或等于200纳米。
8.根据权利要求6所述的方法，其中所述浅沟槽隔离区域的厚度在约800纳米到约1200纳米的范围内。
9.根据权利要求3所述的方法，其进一步包括形成环绕所述波导芯的包层区域，所述包层区域至少部分地由所述第二衬底上位于所述波导下方的第一电介质形成。
10.根据权利要求9所述的方法，其中所述波导芯由硅形成，且所述第一电介质包括氧化物。
11.根据权利要求10所述的方法，其中所述第一电介质包括二氧化硅。
12.根据权利要求9所述的方法，其中所述包层区域进一步包括在所述波导的侧面上的第二电介质。
13.根据权利要求10所述的方法，其中所述第一电介质及所述第二电介质包括二氧化硅。
14.根据权利要求2所述的方法，其中所述接合进一步包括在所述第一衬底及所述第二衬底中的至少一者上形成非晶硅且将所述衬底按压在一起，使得所述非晶硅用作接合材料以将所述第一衬底接合到所述第二衬底。
15.根据权利要求2所述的方法，其中所述第二衬底进一步包括绝缘体，且所述第一衬底与所述第二衬底的所述接合形成具有埋入式绝缘体的绝缘体上硅结构。
16.根据权利要求2所述的方法，其中所述第二衬底进一步包括邻近所述硅的介电材料，所述方法进一步包括在形成所述波导之前将所述第二衬底硅薄化。
17.根据权利要求16所述的方法，其中通过以下方式将所述第二衬底硅薄化:植入掺杂剂以形成切割线且接着沿着所述切割线切割以移除所述硅的一部分。
18.根据权利要求17所述的方法，其进一步包括回收所述第二衬底硅的所述经移除部分以用作另一集成结构中的衬底。
19.根据权利要求2所述的方法，其包括从与含有所述沟槽隔离区域的侧对置的侧将所述第一衬底薄化。
20.根据权利要求19所述的方法，其中所述第一衬底的所述薄化包括:将掺杂剂植入到所述第一衬底的所述硅中以形成切割线且接着沿着所述切割线切割所述第一衬底的所述硅以移除所述硅的一部分。
21.根据权利要求20所述的方法，其进一步包括回收所述第一衬底的所述硅的所述经移除部分以用作另一集成结构中的衬底。
22.根据权利要求1所述的方法，其中所述第一衬底及所述第二衬底包括半导体材料，其中所述光子区由所述第二衬底的所述半导体材料形成，所述方法进一步包括使用所述第二衬底的所述半导体材料形成波导芯。
23.根据权利要求22所述的方法，其中所述半导体材料包括硅。
24.根据权利要求1所述的方法，其进一步包括在所述第二衬底上形成电路元件区。
25.一种集成结构，其包括: 第一半导体衬底，其具有形成于其中的浅沟槽隔离区域，所述隔离区域的所述沟槽填充有具有第一折射率的介电材料；以及 第二衬底，其附接到所述第一衬底且包含面向所述第一衬底的介电材料及由所述介电材料上方的半导体材料形成的波导，所述波导由具有大于所述第一折射率的第二折射率的材料形成且位于所述浅沟槽隔离区域上方。
26.根据权利要求25所述的结构，其中所述浅沟槽隔离区域包括在所述沟槽内的二氧化硅。
27.根据权利要求25所述的结构，其中面向所述第二衬底的所述介电材料与所述浅沟槽隔离区域的组合厚度为至少1000纳米。
28.根据权利要求25所述的结构，其中所述第一衬底及所述第二衬底包括硅。
29.根据权利要求25所述的结构，其中所述波导包括由包层区域环绕的芯区域，所述包层区域至少部分地由所述第二衬底上的所述介电材料形成。
30.根据权利要求25所述的结构，其中所述芯区域包括硅，且所述包层区域包括二氧化硅。
31.根据权利要求25所述的结构，其进一步包括所述第二衬底的所述半导体材料的在其上形成电子电路元件的区。
32.根据权利要求25所述的结构，其中所述所附接的第一衬底与第二衬底形成绝缘体上娃结构。
33.根据权利要求23所述的结构，其进一步包括在所述第二衬底的所述半导体材料上方的介电材料。
34.根据权利要求33所述的结构，其中在所述第二衬底的所述半导体材料上方的所述介电材料为层间介电结构的部分。
【文档编号】H01L21/84GK104412375SQ201380035848
【公开日】2015年3月11日 申请日期:2013年5月30日 优先权日:2012年6月4日
【发明者】罗伊·米迪 申请人:美光科技公司