使用cmos兼容反铁电高k材料的复杂电路组件及电容器的制造方法
使用cmos兼容反铁电高k材料的复杂电路组件及电容器的制造方法
【专利摘要】本发明涉及使用CMOS兼容反铁电高K材料的复杂电路组件及电容器，提供具有高电容的集成电路组件及MIM/MIS电容器、形成相应集成电路组件及集成MIM/MIS电容器的方法以及控制集成电路组件及集成MIM/MIS电容器的方法。在各种实施方面中，提供衬底并在该衬底上方形成介电层或绝缘层。而且，在该介电层或绝缘层上方设置电极层。在这里，该介电层或绝缘层处于反铁电相。在各种示例实施例中，该集成电路组件可实现MOSFET结构或电容器结构。
【专利说明】使用CMOS兼容反铁电高K材料的复杂电路组件及电容器
【技术领域】
[0001 ] 本发明通常涉及集成电路，尤其涉及依据应用反铁电高k材料的先进CMOS技术设计的电路组件及电容器。
【背景技术】
[0002]在当前的电子设备中，集成电路(IC)在不断扩大的应用范围中具有广阔的适用性。尤其，在高性能及低能耗方面增加电子装置的灵活性的需求推动开发愈加紧凑的装置，其特征尺寸甚至达到深亚微米级(deep sub-micron regime),从而使当前的半导体技术易于生产尺寸在10纳米级的结构。由于集成电路表示在通常为硅的半导体材料上集成的一组电子电路组件，因此与由独立电路组件组成的分立电路相比，可将集成电路制作得较小。当今集成电路的大多数通过在给定表面面积的半导体衬底上集成多个电路组件以及被动组件实现，电路组件例如场效应晶体管(field effect transistor ;FET),也称作金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor ；M0SFET或简称为MOS晶体管)，被动组件例如电阻器及电容器。通常，当今集成电路包括在半导体衬底上形成的数以百万计的单个电路组件。
[0003]MOSFET的基本功能是电子开关组件的功能，其中，流过MOSFET的源漏区之间的沟道的电流由施加相对于源漏区的电压的栅极控制。尤其，在施加电压超过特征电压电平时，通过使栅极施加的电压超过特定的电压值来改变MOSFET的电导率状态。该特征电压电平，通常被称作阈值电压(Vt)，特征化MOSFET的开关行为。一般来说，Vt主要取决于晶体管的属性，例如材料等。
[0004]众所周知，传统的MOSFET要求在300K，至少60mV的沟道电位的变化以引起电流变化10倍(也称作亚阈值摆幅)。该最小亚阈值摆幅对操作电压设置了基本的下限，且因而对标准MOSFET基开关的功耗设置了基本的下限。在Salahuddin等人的Nanolett.8，405(2008)中，建议使用厚度小于临界厚度的铁电绝缘材料替代场效应晶体管的栅极氧化物，以实现升压变压器来放大栅极电压。该建议基于理论观察到，厚度小于临界厚度的铁电绝缘材料提供因内部正反馈而产生有效负电容的电容器，从而提供进一步降低亚阈值摆幅的可能。在Khan等人发表的“Ferroelectric Negative CapacitanceMOSFET:Capacitance Tuning&Antiferroelectric Operat1n”，IEDM(2011)中，提出铁电负电容场效应晶体管(negative capacitance FET ；NCFET)的设计方法，其中，MOSFET装置的高k栅极氧化物与其上形成的铁电介电层结合。该铁电材料的厚度经选择以使负电容的大小大致补偿该MOSFET装置的电容，稳定该负电容MOSFET (NCFET)以及有效增加最终的栅极电容以支持亚60mV/dec操作。在该铁电介电层与该高k栅极氧化物之间设置金属层，以均衡因该铁电介电材料中畴(domain)的形成而引起的电荷不均勻。Khan等人建议设计在VDD窗口内具有反铁电特性的NCFET的电滞回线(hysteresis loop)。
[0005]除MOSFET夕卜，典型的集成电路还可具有电容器及电阻器，它们被实施为所谓的集成被动装置(integrated passive device ；IPD)或集成被动组件(integrated passivecomponent ;IPC),以形成功能方块，例如阻抗匹配电路、谐波滤波器、稱合器等。通常，IPD或IPC可通过使用M0SFET制造中已知的标准半导体制造技术制造。电容器可通过金属绝缘体半导体结构(MIS结构)或金属绝缘体金属结构(MIM结构)实施，该结构具有形成于绝缘材料上的金属层，该绝缘材料相应设于MIS结构的半导体材料上或MM结构的金属层上。MIS/MM电容器的典型应用涉及电源缓冲、RF解耦或升压转换器。
[0006]在改进集成电路中，已证明需要具有较高电容的电容器以便能够在电容器的静电场中存储较大量的能量，而对较高性能的需求要求在较短时期内较快地充/放电。目前，由于可用的芯片面积以及在先进电容器中用作介电材料的材料所造成的限制，集成平面MIS/MIM电容器的电容被限于20fF/ μ m2。后一限制因素产生于CMOS技术中出现的污染问题，其限制先进集成电路的MIS/MIM电容器中所使用的以与CMOS技术兼容的介电材料。尽管一般来说，电容器的电容可通过增加电容器的表面、降低电容器的电极之间的距离以及增加电容器的电极之间所设置的介电材料的介电常数或k值来增加，但是，在先进集成电路中，由于随着介电材料的厚度的降低出现漏电流，因此降低电极之间的距离受到限制。因此，当前的发展考虑通过所谓的3D电容器增加电极的表面。在该3D电容器中，在半导体衬底的表面中形成密集的孔网，使用高k介电材料填充这些孔，从而获得较高的电容密度。不过，增加电容引出另一问题，下面参照图1进行说明。
[0007]图1显示在纵坐标上绘制的MIS/MM电容器的电荷与横坐标上绘制的在该电容器上施加的电压之间的图形关系。该MIS/ΜΙΜ电容器依据传统技术形成并由发明人测量。如图1所示，所需的高目标负载(例如15yC/cm2)涉及电容器上的高电压降(在所示例子中约为7V)，可能引起介电击穿，且从而威胁包括该电容器的整个集成电路的可靠性。
[0008]传统上，具有高电容的电容器位于芯片中介层上或芯片中介层中，而且无法获得具有高电容的合适集成电容器，致使消耗空间的外部被动组件看起来是目前唯一的选择。
[0009]近来考虑在非易失性内存应用中的铁电场效应晶体管(FeFET)方面使用铁电介电材料。美国专利号8，304，823在这方面提出一种方法，建议使用包括铁电材料的铪和/或锆作为铁电场效应晶体管中的栅极氧化物。
[0010]尽管一般来说，铁电及反铁电介电材料具有高介电常数或k值，但当考虑先进半导体制造中的具体应用时，实施，尤其是反铁电介电材料的实施，引起新的问题。例如，典型的反铁薄膜具有几百纳米的厚度，并且传统的反铁电材料，如钙钛矿(例如PZT、BaTi03以及SBT)，与半导体制造环境不兼容，因为它引入污染，可能给半导体制造厂造成产量损失。
[0011]希望提供具有高电容的集成电路组件以及MM/MIS电容器。而且，希望提供一种形成具有高电容的集成电路组件的方法，以及一种控制集成电路组件的方法和一种控制具有高电容的MIM/MIS电容器的方法。
【发明内容】
[0012]下面提供本发明的简要总结，以提供本发明的一些实施方面的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0013]本发明提供具有高电容的集成电路组件及MM/MIS电容器以及形成相应集成电路组件及集成MM/MIS电容器的方法。在各种实施方面中，提供衬底并在该衬底上方形成介电层或绝缘层。而且，在该介电层或绝缘层上方设置电极层。在这里，该介电层或绝缘层处于反铁电相。在各种示例实施例中，该集成电路组件可表示MOSFET结构或电容器结构。
[0014]在本发明的第一实施方面中，提供集成电路组件。该集成电路组件包括:衬底；形成于该衬底的表面上方的介电层；以及形成于该介电层上方的电极层，其中，该介电层处于反铁电相。
[0015]在本发明的第二实施方面中，提供集成MIM/MIS电容器。该集成MIM/MIS电容器包括:半导体衬底；形成于该半导体衬底上的底部电极；形成于该底部电极上的绝缘层；以及形成于该绝缘层上的顶部电极，其中，该绝缘层处于反铁电相。在本发明的一些示例中，该底部电极及该顶部电极的至少其中一个可由金属材料形成，例如包括TiN、TaN、Ru、Pt和/或类似材料。
[0016]在本发明的第三实施方面中，提供一种形成集成电路组件的方法。该方法包括:提供衬底；在该衬底上沉积非晶高k介电材料层；在该非晶高k介电材料层上沉积覆盖层；以及在该非晶高k介电材料层的至少部分中诱导结晶，该结晶的高k介电材料层处于反铁电相。在本发明的一些示例实施例中，可在该覆盖层的该沉积之前诱导该结晶。在本发明的一些示例实施例中，可在该非晶高k介电材料层上沉积该覆盖层之后诱导该结晶。
[0017]在本发明的一示例实施例中，提供一种形成集成MIM/MIS电容器的方法。该方法包括:提供衬底；在该衬底上沉积非晶闻k介电材料层；在该非晶闻k介电材料层上沉积覆盖层；以及在该非晶高k介电材料层中诱导结晶，该结晶的高k介电材料层处于反铁电相。在本发明的一些示例实施例中，可在该覆盖层的该沉积之前诱导该结晶。在本发明的一些示例实施例中，可在该非晶高k介电材料层上沉积该覆盖层之后诱导该结晶。
【专利附图】
【附图说明】
[0018]结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的组件，其中:
[0019]图1显示发明人所测量的电容器的电荷密度与电压之间的图形关系示意图；
[0020]图2a至2b显示依据本发明的示例实施例处于制造阶段中的集成电路组件的剖视示意图；
[0021 ] 图3显示用以提供HfO2-ZrO2固体溶液的示例ALD沉积制程中所使用的ZrO2-含量与前驱体的比例之间的图形关系示意图；
[0022]图4显示对于具有不同的氧化物混合比例的不同HfO2-ZrO2固体溶液的电滞回线以及介电常数依赖的示意图；以及
[0023]图5显示依据发明人得到的本发明中电容器的电极上的电荷密度与施加于介电层的电极上的相关电压之间的图形关系示意图。
[0024]尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附的权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
【具体实施方式】
[0025]下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
[0026]下面参照【专利附图】
【附图说明】本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0027]本发明涉及集成于芯片上或芯片中的半导体装置以及集成于芯片上或芯片中的半导体装置结构。这些装置及结构可被视为集成电路组件，例如金属氧化物半导体装置(M0S装置)，或者是电容器，例如MIM/MIS电容器。
[0028]当提到M0S装置时，本领域的技术人员将了解，尽管使用表述“M0S装置”，但并非意图限于含金属栅极材料和/或含氧化物栅极介电材料。
[0029]当提到MIM/MIS电容器时，本领域的技术人员将了解，尽管使用表述“MIM/MIS装置”，但并非意图限于含金属电极。
[0030]本发明的集成电路组件，尤其是这里通过一些示例实施例说明的M0S装置和/或电容器，涉及通过使用先进技术制造的组件。本发明的集成电路组件通过应用技术节点小于100纳米(例如小于50纳米或35纳米)的技术制造。本领域的技术人员将了解，本发明建议集成电路组件具有最小长度和/或宽度尺寸小于100纳米(例如小于50纳米或小于35纳米)的结构。
[0031]本领域的技术人员将理解，可将M0S晶体管制作为P沟道M0S晶体管或PM0S晶体管以及N沟道晶体管或NM0S晶体管，且二者经制作可具有或不具有迁移加强应力特征或应变诱导特征。通过使用PM0S和NM0S晶体管、有应力及无应力，电路设计人员可混合、匹配装置类型，以利用最适合所设计电路的各装置类型的最佳特性。本领域的技术人员将理解，通常可就拉伸模量说明应力及应变。
[0032]请参照图2a至2b，下面详细说明有关集成电路组件的本发明的各种示例实施例。图2a显示处于一制造阶段的集成电路组件ICea，其中，提供衬底20a，并在衬底20a上方，尤其是在衬底20a的表面上方形成层堆叠25a。衬底20a可包括半导体材料。该半导体材料可选自硅、锗、硅/锗、硅/碳、硅/锗/碳、砷化镓、砷化铟、磷酸铟以及其它适当的半导体材料。在一些特定示例实施例中，该半导体衬底可由硅形成。本领域的技术人员将了解，半导体衬底20a可为单晶娃层，其表面晶向(也就是半导体衬底20a的顶部表面的表面法线的晶向)是一个主要晶向。半导体衬底20a可为块体衬底、绝缘体上半导体(semiconductor-on-1nsulator ；S0I)衬底或混合衬底。半导体衬底20a还可具有内置应力，这并非限制本发明。半导体衬底20a可经掺杂，例如具有一个或多个阱区，或者在图2a所示阶段中未经掺杂。
[0033]如图2a所示，在衬底20a上可形成薄介电衬里21a。在一示例实施例中，介电衬里21a可为氧化硅衬里，其厚度为几埃至几纳米，例如最多3纳米。这并不限制本发明，且本领域的技术人员将了解，在替代实施例中可省略介电衬里21a。
[0034]在衬底20a上方形成层堆叠25a,以覆盖衬底20a的至少一表面部分。层堆叠25a包括第一层22a、绝缘层23a以及第二层24a。第一层22a设于衬底20a上方，绝缘层23a设于第一层22a上方，以及第二层24a设于绝缘层23a上方。第一层22a可为含半导体材料层以及含金属层的至少其中一个。在第一示例中，第一层22a可为底部电极层，包括氮化钛(TiN)、氮化钽(TaN)JT (Ru)、钼(Pt)和/或类似材料。在第二示例中，第一层22a可为半导体层，例如娃层或含娃层。
[0035]绝缘层23a可包括铪(Hf)和锆(Zr)的至少其中一个和/或可包括一种或多种额外掺杂物，例如硅(Si)、铝(Al)、锗(Ge)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、钛(Ti)以及稀土元素。本领域的技术人员将了解，可向含铪材料中纳入额外的掺杂物，以产生反铁电相和/或调整局部电容/极性/k值增加的电压位置。在一些示例中，额外掺杂物的浓度可在约0.2至30mol %的范围内，例如在约0.5至20mol %的范围内。通过执行沉积制程，例如原子层沉积(ALD)制程或化学气相沉积(CVD)制程或物理气相沉积(PVD)制程，可在第一层22a上形成绝缘层23a。绝缘层23a的厚度可在约I至100纳米的范围内，例如在约6至60纳米的范围内。
[0036]在一些特定示例中，绝缘层23a可为HfaXbO2材料，其中，X表示Zr、Si以及Al的其中一个。在第一示例中，X可表示Zr，且a〈0.5，b>0.5，例如a〈0.7，b>0.3。在第二示例中，X可表示Si，且0.05〈b〈0.2，0.88〈a〈0.95。在这里的一示例中，b还可在0.05〈b〈0.12的范围内。在第三示例中，X可表示Al，且0.05〈a〈0.12，0.88〈b〈0.95。本领域的技术人员将了解，这些示例并不限制本发明，仅仅是出于说明目的。
[0037]第二层24a可包括由金属氮化物材料及贵金属材料及其各自的氧化物的至少其中一个组成的材料。在一示例中，该第二层可包括TiN、TaN、Ru、Pt和/或类似材料。在一些示例实施例中，该第二层可包括至少一子层，该子层包括TiN、TaN, Ru、Pt和/或类似材料。第二层24a的厚度可达约30纳米，例如达约15纳米或约10纳米。依据应用，该第二层可形成顶部电极或电极层的子层，例如MOS晶体管的栅极电极的功函数调整材料层。在后者的示例中，还可在第二层24a上方形成另外的栅极电极层(未图示)，例如多晶硅层。在有关被动组件尤其是电容器的应用中，第二层24a可表示电极且可包括TiN或另一适当的电极材料。例如，第二层24a可为由TiN形成的覆盖层，以包覆绝缘层23a，但也充当电极。
[0038]本领域的技术人员将了解，第一、第二层22a、24a以及绝缘层23a可通过执行沉积制程，例如PVD和/或CVD和/或ALD制程形成。本领域的技术人员将了解，可使用适当的前驱体系统形成第一、第二层22a、24a和/或绝缘层23a。
[0039]下面将说明一示例。该示例并非限制本发明，而是仅例示本发明的示例制程。
[0040]依据一明确揭露的示例，可执行ALD制程以制备具有HfO2-ZrO2固体溶液的绝缘层23a。在这里的一特定示例中，ALD沉积循环可使用烷基酰胺(alkylamide)前驱体TEMAH和TEMAZ0本领域的技术人员将了解，可通过所使用的烷基酰胺前驱体的ALD脉冲比调整ZrO2中的ZrO2含量。由于在每一沉积循环中两前驱体具有几乎类似的生长，因此可通过ALD循环比进行线性且几乎直接的化学计量控制。在这方面，图3显示导致不同的ZrO2含量的示例循环比(以mol%度量并绘制于横坐标上)。在本发明的一些特定示例实施例中，绝缘层23a可作为非晶层形成。
[0041]在沉积绝缘层23a之后，可在绝缘层23a上沉积第二层形成材料，以形成第二层24a。依据一示例实施例，通过执行沉积温度低于绝缘层23a的结晶温度的沉积制程来形成该第二层形成材料。因此，作为非晶层沉积的绝缘层23a可由该第二层形成材料包覆，同时保持绝缘层23a的非晶状态。
[0042]在形成绝缘层23a之后，可执行热退火制程TAa，以在绝缘层23a的至少一部分中诱导结晶。可能的退火温度可在约250至1200°C的范围内。在这里的一些特定示例中，该退火温度可例如在约250至800°C的范围内或在约500至1100°C的范围内。本领域的技术人员将了解，这些明确揭露的例子并不限制本发明。要注意的是，可依据至少该绝缘层23a的厚度和/或至少该绝缘层23a的材料含量选择该退火温度。例如，可依据Hf含量、Zr含量、A1含量、Si含量以及Ge含量的至少其中一个来选择该退火温度。
[0043]在这里的一些示例中，绝缘层23a的厚度可在约5至15纳米的范围内。在包括Hf0-Zr02组成或者由纯Zr02形成的绝缘层的示例中，可实施制程TAa，使热预算可实施的退火温度在约250至800°C的范围。在纳入掺杂物Si和/或A1的绝缘层的另一示例中，可实施制程TAa，以使热预算可实施的退火温度在约500至1100°C的范围。例如，当考虑Si掺杂物浓度约为6%的绝缘材料时，该退火温度可为至少约550°C，而针对A1掺杂物浓度约7%的绝缘材料可选择至少约550°C的退火温度。本领域的技术人员将了解，一般来说，结晶可取决于绝缘层23a的材料以及材料组成。因此，可形成如图2a所示的ICea以在该制造阶段包括至少部分处于反铁电相的绝缘层23a。
[0044]在这里的一些示例实施例中，热退火制程TAa可在在绝缘层23a上形成第二层24a之前执行。或者，热退火制程TAa可在在绝缘层23a上形成第二层24a之后执行。本领域的技术人员将了解，在一些示例实施例中，热退火制程TAa可为快速热退火(rapid thermalanneal ；RTA)制程。
[0045]在绝缘层23a上形成第二层24a之前执行热退火制程TAa的示例实施例中，热退火制程TAa的热预算可略高于结晶温度，其可依据可选择的掺杂物和/或掺杂物浓度和/或层厚度进行选择。
[0046]在执行热退火制程TAa之前在绝缘层23a上形成第二层24a的示例实施例中，用以形成第二层24a的制程的热预算可略高于结晶温度，其可依据可选择的掺杂物和/或掺杂物浓度和/或层厚度进行选择。
[0047]参照图2b说明本发明的其它实施例。图2b显示处于一制造阶段的集成电路组件ICeb，其中，提供衬底20b，并在衬底20b上方尤其是衬底20b的表面上方形成层堆叠25b。衬底20b的设置基本上类似参照图2a所述的衬底20a。
[0048]如图2b所示，层堆叠25b包括第一层22b以及第二层23b。在一些示例实施例中，第一层22b可对应参照图2a所述的第一层22a，而第二层23b可表示与参照图2a所述的绝缘层23a相应的绝缘材料层。在其它示例实施例中，第一层22b可表示与参照图2a所述的绝缘层23a对应的绝缘材料层。在此处，第二层23b可在当前所述的制造阶段省略或者可表示参照图2a所述的第二层24a。
[0049]可依据有关层堆叠25a所述的制程形成层堆叠25b。
[0050]如图2b所示，在集成电路组件ICeb的该示例制造阶段，可执行热退火制程TAb。热退火制程TAb可依据有关退火制程TAa的上述说明执行，也就是，可类似上述退火制程TAa配置退火制程TAb。
[0051]本领域的技术人员将了解，如图2b所示的集成电路组件ICeb可表示处于早期制造阶段的晶体管组件或者处于早期制造阶段的电容器的其中一个。尽管图2b未显示，但在第一层22b与衬底20b之间可选择性地设置一个小层(未图示)。该可选择性小层(未图示)可为氧化物衬里或者可表示锗沟道。
[0052]下面参照图4详细说明本发明的一些示例实施例的电性特征。下面的讨论仅出于说明目的，且本领域的技术人员将了解，下面的说明并非意图限制本发明。
[0053]图4显示具有约70mol % ZrO2和10mol % ZrO2的HfO2-ZrO2固体溶液的绝缘层的电滞回线。当ZrO2的含量向10mol%增加时,剩余极化(纵坐标表示极化P,单位为μ C/cm2)以及矫顽场强(横坐标表示施加的电场，单位为MV/cm)降至约O。尽管矫顽场强及剩余极化降低，图4所示的回线仍显示一非线性行为，其导致相对介电常数(电滞回线下方图示的^中两个局部极大值。本领域的技术人员将理解，该相对介电常数可与该电滞回线的斜率dP/d(电场)相关。该特定的行为通常被称作“反铁电”，与“铁电”相对，其定义源于对应的磁性对等行为“反铁磁”和“铁磁”。不过，顺电(paraelectric)介质中，极化基本线性依赖于施加电场，而无剩余极化。
[0054]发明人理解，处于反铁电相的介电材料中的介电常数或k值基本高于顺电材料或甚至铁电材料(至少部分)中的介电常数或k值。在这里所述的一些示例实施例中，介电常数或k值与传统的高k介电材料相比可有效增加约400%甚至更多。
[0055]图5显示电容器的电极上的电荷密度与电极上的相关电压之间的图形关系。尤其，图5的曲线A表示例如参照图1所述的传统电容器所期望的电荷-电压关系。曲线B表不依据本发明包括处于反铁电相的绝缘材料的电容器的电荷_电压关系。
[0056]由于绝缘材料的反铁电行为，与传统电容器(曲线A)相比，曲线B中的电荷密度在低电压处极低，但随着电压增加，电荷密度逐渐加强。因此，该电容器上较小的电压降(在所示例子中约2V)即可达成高目标负载，例如15 μ C/cm2，而传统电容器需要较高电压降(在所示例子中例如7V)。
[0057]为获得图5所示的示例曲线，制备一样本，其具有厚度为10纳米处于反铁电相的掺杂HfO2绝缘层(以曲线B表示)，而曲线A表示具有厚度为10纳米处于顺电相的传统HfO2绝缘材料层的样本。该例子显示本发明的电容器可在整个电容器在相对地较低的电压降下存储较大量的电荷，因此避免了因传统电容上发生的高电压降而导致的介电击穿风险。
[0058]本发明的电容器可用作集成电路中的缓冲器/存储器/升压电容器，因此无需外部被动组件且能够进一步紧致化。本领域的技术人员将了解，本发明可在CMOS应用技术中利用处于反铁电相的介电材料的优点而不会面临使用与CMOS流程不兼容的材料的风险。
[0059]在本发明的一些实施方面中，参照图2a至2b所述的集成电路组件可涉及电容器类型的被动电路组件。在本发明一些其它实施方面中，参照图2a至2b揭露MOSFET类型的集成电路组件。在参照图2a至2b所述的一些示例实施例中，可在绝缘层与电极层之间形成覆盖层。例如，该覆盖层可包括TiN、TaN、Ru以及Pt的至少其中一个。在一些示例实施例中，可在衬底与介电层之间形成氧化硅层，且该覆盖层可例如为TiN。在一些示例实施例中，可通过覆盖层设置第二层。作为替代或附加，可通过覆盖层设置第一层。这样，可可靠地包覆绝缘层。
[0060]在一些示例实施例中，本发明提供一种形成集成电路组件的方法，其中，该方法包括提供衬底，在该衬底上沉积非晶高k介电材料层，在该非晶高k介电材料层上沉积覆盖层，以及在该非晶高k介电材料层中诱导至少部分结晶，该至少部分结晶的高k介电材料层处于反铁电相。在一些特定的示例实施例中，可通过执行退火温度在约250至1100°C范围内的退火制程诱导该结晶。在这里的一些替代例子中，可在沉积该覆盖层之前执行该退火制程。在一些其它示例实施例中，可在诱导该至少部分结晶之前沉积该覆盖层，且该覆盖层的该沉积包括执行制程温度基本低于该非晶高k介电材料层的结晶温度的沉积制程。在一些示例实施例中，该覆盖层的该沉积可包括通过在约500°C执行ALD制程沉积TiN层。在一些示例实施例中，该制程温度可基本低于约600°C。在一些示例实施例中，该非晶高k介电材料层可包括HfaXb02材料，其中X为Zr、S1、Al、Ge、Mg、Ca、Sr、Ba、Ti以及稀土元素的其中一个，a，b>0。在一些示例实施例中，在沉积该覆盖层时可诱导该至少部分结晶。在这里的一些示例中，该覆盖层的该沉积可包括通过在约500°C或更高温度下执行ALD制程来沉积TiN层。
[0061]本领域的技术人员将了解，在向栅极电极施加电压后，由于栅极介电材料的反铁电行为，因此依赖电压施加的历史(电滞回线上路线)可适当调整栅极介电材料的介电常数或k值。
[0062]由于如上所述的非线性电容-电压特性，在M0SFET装置中应用高k介电材料可增强亚阈值斜率。本领域的技术人员将了解，处于反铁电相的栅极介电材料非常适合HK/MG(高K/金属栅极)应用。尤其，在使用HfaXb02材料时，其中X表示Zr、S1、Al、Ge的其中一个或者上述另一适当的额外掺杂物，用以形成具有反铁电行为的先进集成电路组件的相应制程序列可以很容易地纳入用以在HK/MG应用中制造半导体装置的当前流程。
[0063]在另一应用领域中，本发明可提供3D电容器，其中，在半导体衬底的表面中形成密集的孔网，使用处于反铁电相的高k介电材料填充这些孔。相应的3D电容器的尺寸可大大缩小。本领域的技术人员将了解，例如，在使用所述HfaXb02时，相应的3D电容器的制造方式可与CMOS技术兼容，从而实现CMOS技术及3D电容器在集成电路中的应用以及尺寸高度缩小的CMOS装置结构。
[0064]在其它应用领域中，反铁电电容器可作为电子电路的独立组件。在这方面，可提供单个电路组件，该电路组件包括第一电极、第二电极以及在该第一电极与第二电极之间形成的反铁电介电材料。
[0065]由于本领域的技术人员可借助这里的教导很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求书所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，随附的权利要求书规定本发明的保护范围。
【权利要求】
1.一种集成电路组件，包括: 衬底； 介电层，形成于该衬底的表面上方；以及 电极层，形成于该介电层上方； 其中，该介电层至少部分处于反铁电相。
2.如权利要求1所述的集成电路组件，其中，该介电层包括把义024为%、01、&'、83、XI以及稀土元素的其中一个，已，6?0。
3.如权利要求2所述的集成电路组件，其中，X为21'且￡^0.5，1^)0.5。
4.如权利要求2所述的集成电路组件，其中，X为31且0.88^^0.95,0.05^^0.2。
5.如权利要求2所述的集成电路组件，其中，X为八1且0.88^^0.95,0.05^^0.2。
6.如权利要求1所述的集成电路组件，还包括覆盖层，形成于该介电层与该电极层之间。
7.如权利要求6所述的集成电路组件，其中，该覆盖层包括II队I抓、仙以及代的至少其中一个。
8.如权利要求7所述的集成电路组件，其中，该电极层包括硅。
9.如权利要求7所述的集成电路组件，还包括氧化硅材料层，形成于该介电层与该衬底之间。
10.如权利要求1所述的集成电路组件，其中，该电极层包括金属氮化物材料、贵金属材料及其各自的氧化物的至少其中一个。
11.如权利要求10所述的集成电路组件，还包括覆盖层，形成于该衬底与该介电层之间。
12.如权利要求11所述的集成电路组件，其中，该覆盖层包括金属氮化物材料、贵金属材料及其各自的氧化物。
13.—种集成电容器，包括: 半导体衬底； 绝缘层；以及 顶部电极层，形成于该衬底上方； 其中，该绝缘层至少部分处于反铁电相。
14.如权利要求13所述的集成电容器，其中，该绝缘层包括把%、01、&'、83、XI以及稀土元素的其中一个，已，6?0。
15.如权利要求14所述的集成电容器，其中，X为21'且激5，1^)0.5。
16.如权利要求14所述的集成电容器，还包括形成于该半导体衬底上的底部电极层，以及该绝缘层形成于该底部电极层上。
17.如权利要求14所述的集成电容器，其中，该衬底经掺杂以形成该集成电容器的底部电极。
18.如权利要求14所述的集成电容器，其中，该集成电容器为集成电路中的缓冲器、存储器或升压电容器。
19.一种形成集成电路组件的方法，包括: 提供衬底； 在该衬底上沉积非晶闻V介电材料层； 在该非晶高&介电材料层上沉积覆盖层；以及 在该非晶高&介电材料层中诱导至少部分结晶，该至少部分结晶的高&介电材料层处于反铁电相。
20.如权利要求19所述的方法，其中，在诱导该至少部分结晶之前沉积该覆盖层，以及该覆盖层的该沉积包括在实质上低于该非晶高&介电材料层的结晶温度的制程温度下执行沉积制程。
【文档编号】H01L21/768GK104299956SQ201410336166
【公开日】2015年1月21日 申请日期:2014年7月15日 优先权日:2013年7月15日
【发明者】D·H·瑞尤赛, M·G·诺兰, J·穆勒, W·魏因赖希, K·赛德尔, P·普拉科斯基 申请人:格罗方德半导体公司
【专利摘要】本发明涉及使用CMOS兼容反铁电高K材料的复杂电路组件及电容器，提供具有高电容的集成电路组件及MIM/MIS电容器、形成相应集成电路组件及集成MIM/MIS电容器的方法以及控制集成电路组件及集成MIM/MIS电容器的方法。在各种实施方面中，提供衬底并在该衬底上方形成介电层或绝缘层。而且，在该介电层或绝缘层上方设置电极层。在这里，该介电层或绝缘层处于反铁电相。在各种示例实施例中，该集成电路组件可实现MOSFET结构或电容器结构。
【专利说明】使用CMOS兼容反铁电高K材料的复杂电路组件及电容器
【技术领域】
[0001 ] 本发明通常涉及集成电路，尤其涉及依据应用反铁电高k材料的先进CMOS技术设计的电路组件及电容器。
【背景技术】
[0002]在当前的电子设备中，集成电路(IC)在不断扩大的应用范围中具有广阔的适用性。尤其，在高性能及低能耗方面增加电子装置的灵活性的需求推动开发愈加紧凑的装置，其特征尺寸甚至达到深亚微米级(deep sub-micron regime),从而使当前的半导体技术易于生产尺寸在10纳米级的结构。由于集成电路表示在通常为硅的半导体材料上集成的一组电子电路组件，因此与由独立电路组件组成的分立电路相比，可将集成电路制作得较小。当今集成电路的大多数通过在给定表面面积的半导体衬底上集成多个电路组件以及被动组件实现，电路组件例如场效应晶体管(field effect transistor ;FET),也称作金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor ；M0SFET或简称为MOS晶体管)，被动组件例如电阻器及电容器。通常，当今集成电路包括在半导体衬底上形成的数以百万计的单个电路组件。
[0003]MOSFET的基本功能是电子开关组件的功能，其中，流过MOSFET的源漏区之间的沟道的电流由施加相对于源漏区的电压的栅极控制。尤其，在施加电压超过特征电压电平时，通过使栅极施加的电压超过特定的电压值来改变MOSFET的电导率状态。该特征电压电平，通常被称作阈值电压(Vt)，特征化MOSFET的开关行为。一般来说，Vt主要取决于晶体管的属性，例如材料等。
[0004]众所周知，传统的MOSFET要求在300K，至少60mV的沟道电位的变化以引起电流变化10倍(也称作亚阈值摆幅)。该最小亚阈值摆幅对操作电压设置了基本的下限，且因而对标准MOSFET基开关的功耗设置了基本的下限。在Salahuddin等人的Nanolett.8，405(2008)中，建议使用厚度小于临界厚度的铁电绝缘材料替代场效应晶体管的栅极氧化物，以实现升压变压器来放大栅极电压。该建议基于理论观察到，厚度小于临界厚度的铁电绝缘材料提供因内部正反馈而产生有效负电容的电容器，从而提供进一步降低亚阈值摆幅的可能。在Khan等人发表的“Ferroelectric Negative CapacitanceMOSFET:Capacitance Tuning&Antiferroelectric Operat1n”，IEDM(2011)中，提出铁电负电容场效应晶体管(negative capacitance FET ；NCFET)的设计方法，其中，MOSFET装置的高k栅极氧化物与其上形成的铁电介电层结合。该铁电材料的厚度经选择以使负电容的大小大致补偿该MOSFET装置的电容，稳定该负电容MOSFET (NCFET)以及有效增加最终的栅极电容以支持亚60mV/dec操作。在该铁电介电层与该高k栅极氧化物之间设置金属层，以均衡因该铁电介电材料中畴(domain)的形成而引起的电荷不均勻。Khan等人建议设计在VDD窗口内具有反铁电特性的NCFET的电滞回线(hysteresis loop)。
[0005]除MOSFET夕卜，典型的集成电路还可具有电容器及电阻器，它们被实施为所谓的集成被动装置(integrated passive device ；IPD)或集成被动组件(integrated passivecomponent ;IPC),以形成功能方块，例如阻抗匹配电路、谐波滤波器、稱合器等。通常，IPD或IPC可通过使用M0SFET制造中已知的标准半导体制造技术制造。电容器可通过金属绝缘体半导体结构(MIS结构)或金属绝缘体金属结构(MIM结构)实施，该结构具有形成于绝缘材料上的金属层，该绝缘材料相应设于MIS结构的半导体材料上或MM结构的金属层上。MIS/MM电容器的典型应用涉及电源缓冲、RF解耦或升压转换器。
[0006]在改进集成电路中，已证明需要具有较高电容的电容器以便能够在电容器的静电场中存储较大量的能量，而对较高性能的需求要求在较短时期内较快地充/放电。目前，由于可用的芯片面积以及在先进电容器中用作介电材料的材料所造成的限制，集成平面MIS/MIM电容器的电容被限于20fF/ μ m2。后一限制因素产生于CMOS技术中出现的污染问题，其限制先进集成电路的MIS/MIM电容器中所使用的以与CMOS技术兼容的介电材料。尽管一般来说，电容器的电容可通过增加电容器的表面、降低电容器的电极之间的距离以及增加电容器的电极之间所设置的介电材料的介电常数或k值来增加，但是，在先进集成电路中，由于随着介电材料的厚度的降低出现漏电流，因此降低电极之间的距离受到限制。因此，当前的发展考虑通过所谓的3D电容器增加电极的表面。在该3D电容器中，在半导体衬底的表面中形成密集的孔网，使用高k介电材料填充这些孔，从而获得较高的电容密度。不过，增加电容引出另一问题，下面参照图1进行说明。
[0007]图1显示在纵坐标上绘制的MIS/MM电容器的电荷与横坐标上绘制的在该电容器上施加的电压之间的图形关系。该MIS/ΜΙΜ电容器依据传统技术形成并由发明人测量。如图1所示，所需的高目标负载(例如15yC/cm2)涉及电容器上的高电压降(在所示例子中约为7V)，可能引起介电击穿，且从而威胁包括该电容器的整个集成电路的可靠性。
[0008]传统上，具有高电容的电容器位于芯片中介层上或芯片中介层中，而且无法获得具有高电容的合适集成电容器，致使消耗空间的外部被动组件看起来是目前唯一的选择。
[0009]近来考虑在非易失性内存应用中的铁电场效应晶体管(FeFET)方面使用铁电介电材料。美国专利号8，304，823在这方面提出一种方法，建议使用包括铁电材料的铪和/或锆作为铁电场效应晶体管中的栅极氧化物。
[0010]尽管一般来说，铁电及反铁电介电材料具有高介电常数或k值，但当考虑先进半导体制造中的具体应用时，实施，尤其是反铁电介电材料的实施，引起新的问题。例如，典型的反铁薄膜具有几百纳米的厚度，并且传统的反铁电材料，如钙钛矿(例如PZT、BaTi03以及SBT)，与半导体制造环境不兼容，因为它引入污染，可能给半导体制造厂造成产量损失。
[0011]希望提供具有高电容的集成电路组件以及MM/MIS电容器。而且，希望提供一种形成具有高电容的集成电路组件的方法，以及一种控制集成电路组件的方法和一种控制具有高电容的MIM/MIS电容器的方法。
【发明内容】
[0012]下面提供本发明的简要总结，以提供本发明的一些实施方面的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0013]本发明提供具有高电容的集成电路组件及MM/MIS电容器以及形成相应集成电路组件及集成MM/MIS电容器的方法。在各种实施方面中，提供衬底并在该衬底上方形成介电层或绝缘层。而且，在该介电层或绝缘层上方设置电极层。在这里，该介电层或绝缘层处于反铁电相。在各种示例实施例中，该集成电路组件可表示MOSFET结构或电容器结构。
[0014]在本发明的第一实施方面中，提供集成电路组件。该集成电路组件包括:衬底；形成于该衬底的表面上方的介电层；以及形成于该介电层上方的电极层，其中，该介电层处于反铁电相。
[0015]在本发明的第二实施方面中，提供集成MIM/MIS电容器。该集成MIM/MIS电容器包括:半导体衬底；形成于该半导体衬底上的底部电极；形成于该底部电极上的绝缘层；以及形成于该绝缘层上的顶部电极，其中，该绝缘层处于反铁电相。在本发明的一些示例中，该底部电极及该顶部电极的至少其中一个可由金属材料形成，例如包括TiN、TaN、Ru、Pt和/或类似材料。
[0016]在本发明的第三实施方面中，提供一种形成集成电路组件的方法。该方法包括:提供衬底；在该衬底上沉积非晶高k介电材料层；在该非晶高k介电材料层上沉积覆盖层；以及在该非晶高k介电材料层的至少部分中诱导结晶，该结晶的高k介电材料层处于反铁电相。在本发明的一些示例实施例中，可在该覆盖层的该沉积之前诱导该结晶。在本发明的一些示例实施例中，可在该非晶高k介电材料层上沉积该覆盖层之后诱导该结晶。
[0017]在本发明的一示例实施例中，提供一种形成集成MIM/MIS电容器的方法。该方法包括:提供衬底；在该衬底上沉积非晶闻k介电材料层；在该非晶闻k介电材料层上沉积覆盖层；以及在该非晶高k介电材料层中诱导结晶，该结晶的高k介电材料层处于反铁电相。在本发明的一些示例实施例中，可在该覆盖层的该沉积之前诱导该结晶。在本发明的一些示例实施例中，可在该非晶高k介电材料层上沉积该覆盖层之后诱导该结晶。
【专利附图】
【附图说明】
[0018]结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的组件，其中:
[0019]图1显示发明人所测量的电容器的电荷密度与电压之间的图形关系示意图；
[0020]图2a至2b显示依据本发明的示例实施例处于制造阶段中的集成电路组件的剖视示意图；
[0021 ] 图3显示用以提供HfO2-ZrO2固体溶液的示例ALD沉积制程中所使用的ZrO2-含量与前驱体的比例之间的图形关系示意图；
[0022]图4显示对于具有不同的氧化物混合比例的不同HfO2-ZrO2固体溶液的电滞回线以及介电常数依赖的示意图；以及
[0023]图5显示依据发明人得到的本发明中电容器的电极上的电荷密度与施加于介电层的电极上的相关电压之间的图形关系示意图。
[0024]尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附的权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
【具体实施方式】
[0025]下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
[0026]下面参照【专利附图】
【附图说明】本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0027]本发明涉及集成于芯片上或芯片中的半导体装置以及集成于芯片上或芯片中的半导体装置结构。这些装置及结构可被视为集成电路组件，例如金属氧化物半导体装置(M0S装置)，或者是电容器，例如MIM/MIS电容器。
[0028]当提到M0S装置时，本领域的技术人员将了解，尽管使用表述“M0S装置”，但并非意图限于含金属栅极材料和/或含氧化物栅极介电材料。
[0029]当提到MIM/MIS电容器时，本领域的技术人员将了解，尽管使用表述“MIM/MIS装置”，但并非意图限于含金属电极。
[0030]本发明的集成电路组件，尤其是这里通过一些示例实施例说明的M0S装置和/或电容器，涉及通过使用先进技术制造的组件。本发明的集成电路组件通过应用技术节点小于100纳米(例如小于50纳米或35纳米)的技术制造。本领域的技术人员将了解，本发明建议集成电路组件具有最小长度和/或宽度尺寸小于100纳米(例如小于50纳米或小于35纳米)的结构。
[0031]本领域的技术人员将理解，可将M0S晶体管制作为P沟道M0S晶体管或PM0S晶体管以及N沟道晶体管或NM0S晶体管，且二者经制作可具有或不具有迁移加强应力特征或应变诱导特征。通过使用PM0S和NM0S晶体管、有应力及无应力，电路设计人员可混合、匹配装置类型，以利用最适合所设计电路的各装置类型的最佳特性。本领域的技术人员将理解，通常可就拉伸模量说明应力及应变。
[0032]请参照图2a至2b，下面详细说明有关集成电路组件的本发明的各种示例实施例。图2a显示处于一制造阶段的集成电路组件ICea，其中，提供衬底20a，并在衬底20a上方，尤其是在衬底20a的表面上方形成层堆叠25a。衬底20a可包括半导体材料。该半导体材料可选自硅、锗、硅/锗、硅/碳、硅/锗/碳、砷化镓、砷化铟、磷酸铟以及其它适当的半导体材料。在一些特定示例实施例中，该半导体衬底可由硅形成。本领域的技术人员将了解，半导体衬底20a可为单晶娃层，其表面晶向(也就是半导体衬底20a的顶部表面的表面法线的晶向)是一个主要晶向。半导体衬底20a可为块体衬底、绝缘体上半导体(semiconductor-on-1nsulator ；S0I)衬底或混合衬底。半导体衬底20a还可具有内置应力，这并非限制本发明。半导体衬底20a可经掺杂，例如具有一个或多个阱区，或者在图2a所示阶段中未经掺杂。
[0033]如图2a所示，在衬底20a上可形成薄介电衬里21a。在一示例实施例中，介电衬里21a可为氧化硅衬里，其厚度为几埃至几纳米，例如最多3纳米。这并不限制本发明，且本领域的技术人员将了解，在替代实施例中可省略介电衬里21a。
[0034]在衬底20a上方形成层堆叠25a,以覆盖衬底20a的至少一表面部分。层堆叠25a包括第一层22a、绝缘层23a以及第二层24a。第一层22a设于衬底20a上方，绝缘层23a设于第一层22a上方，以及第二层24a设于绝缘层23a上方。第一层22a可为含半导体材料层以及含金属层的至少其中一个。在第一示例中，第一层22a可为底部电极层，包括氮化钛(TiN)、氮化钽(TaN)JT (Ru)、钼(Pt)和/或类似材料。在第二示例中，第一层22a可为半导体层，例如娃层或含娃层。
[0035]绝缘层23a可包括铪(Hf)和锆(Zr)的至少其中一个和/或可包括一种或多种额外掺杂物，例如硅(Si)、铝(Al)、锗(Ge)、镁(Mg)、钙(Ca)、锶(Sr)、钡(Ba)、钛(Ti)以及稀土元素。本领域的技术人员将了解，可向含铪材料中纳入额外的掺杂物，以产生反铁电相和/或调整局部电容/极性/k值增加的电压位置。在一些示例中，额外掺杂物的浓度可在约0.2至30mol %的范围内，例如在约0.5至20mol %的范围内。通过执行沉积制程，例如原子层沉积(ALD)制程或化学气相沉积(CVD)制程或物理气相沉积(PVD)制程，可在第一层22a上形成绝缘层23a。绝缘层23a的厚度可在约I至100纳米的范围内，例如在约6至60纳米的范围内。
[0036]在一些特定示例中，绝缘层23a可为HfaXbO2材料，其中，X表示Zr、Si以及Al的其中一个。在第一示例中，X可表示Zr，且a〈0.5，b>0.5，例如a〈0.7，b>0.3。在第二示例中，X可表示Si，且0.05〈b〈0.2，0.88〈a〈0.95。在这里的一示例中，b还可在0.05〈b〈0.12的范围内。在第三示例中，X可表示Al，且0.05〈a〈0.12，0.88〈b〈0.95。本领域的技术人员将了解，这些示例并不限制本发明，仅仅是出于说明目的。
[0037]第二层24a可包括由金属氮化物材料及贵金属材料及其各自的氧化物的至少其中一个组成的材料。在一示例中，该第二层可包括TiN、TaN、Ru、Pt和/或类似材料。在一些示例实施例中，该第二层可包括至少一子层，该子层包括TiN、TaN, Ru、Pt和/或类似材料。第二层24a的厚度可达约30纳米，例如达约15纳米或约10纳米。依据应用，该第二层可形成顶部电极或电极层的子层，例如MOS晶体管的栅极电极的功函数调整材料层。在后者的示例中，还可在第二层24a上方形成另外的栅极电极层(未图示)，例如多晶硅层。在有关被动组件尤其是电容器的应用中，第二层24a可表示电极且可包括TiN或另一适当的电极材料。例如，第二层24a可为由TiN形成的覆盖层，以包覆绝缘层23a，但也充当电极。
[0038]本领域的技术人员将了解，第一、第二层22a、24a以及绝缘层23a可通过执行沉积制程，例如PVD和/或CVD和/或ALD制程形成。本领域的技术人员将了解，可使用适当的前驱体系统形成第一、第二层22a、24a和/或绝缘层23a。
[0039]下面将说明一示例。该示例并非限制本发明，而是仅例示本发明的示例制程。
[0040]依据一明确揭露的示例，可执行ALD制程以制备具有HfO2-ZrO2固体溶液的绝缘层23a。在这里的一特定示例中，ALD沉积循环可使用烷基酰胺(alkylamide)前驱体TEMAH和TEMAZ0本领域的技术人员将了解，可通过所使用的烷基酰胺前驱体的ALD脉冲比调整ZrO2中的ZrO2含量。由于在每一沉积循环中两前驱体具有几乎类似的生长，因此可通过ALD循环比进行线性且几乎直接的化学计量控制。在这方面，图3显示导致不同的ZrO2含量的示例循环比(以mol%度量并绘制于横坐标上)。在本发明的一些特定示例实施例中，绝缘层23a可作为非晶层形成。
[0041]在沉积绝缘层23a之后，可在绝缘层23a上沉积第二层形成材料，以形成第二层24a。依据一示例实施例，通过执行沉积温度低于绝缘层23a的结晶温度的沉积制程来形成该第二层形成材料。因此，作为非晶层沉积的绝缘层23a可由该第二层形成材料包覆，同时保持绝缘层23a的非晶状态。
[0042]在形成绝缘层23a之后，可执行热退火制程TAa，以在绝缘层23a的至少一部分中诱导结晶。可能的退火温度可在约250至1200°C的范围内。在这里的一些特定示例中，该退火温度可例如在约250至800°C的范围内或在约500至1100°C的范围内。本领域的技术人员将了解，这些明确揭露的例子并不限制本发明。要注意的是，可依据至少该绝缘层23a的厚度和/或至少该绝缘层23a的材料含量选择该退火温度。例如，可依据Hf含量、Zr含量、A1含量、Si含量以及Ge含量的至少其中一个来选择该退火温度。
[0043]在这里的一些示例中，绝缘层23a的厚度可在约5至15纳米的范围内。在包括Hf0-Zr02组成或者由纯Zr02形成的绝缘层的示例中，可实施制程TAa，使热预算可实施的退火温度在约250至800°C的范围。在纳入掺杂物Si和/或A1的绝缘层的另一示例中，可实施制程TAa，以使热预算可实施的退火温度在约500至1100°C的范围。例如，当考虑Si掺杂物浓度约为6%的绝缘材料时，该退火温度可为至少约550°C，而针对A1掺杂物浓度约7%的绝缘材料可选择至少约550°C的退火温度。本领域的技术人员将了解，一般来说，结晶可取决于绝缘层23a的材料以及材料组成。因此，可形成如图2a所示的ICea以在该制造阶段包括至少部分处于反铁电相的绝缘层23a。
[0044]在这里的一些示例实施例中，热退火制程TAa可在在绝缘层23a上形成第二层24a之前执行。或者，热退火制程TAa可在在绝缘层23a上形成第二层24a之后执行。本领域的技术人员将了解，在一些示例实施例中，热退火制程TAa可为快速热退火(rapid thermalanneal ；RTA)制程。
[0045]在绝缘层23a上形成第二层24a之前执行热退火制程TAa的示例实施例中，热退火制程TAa的热预算可略高于结晶温度，其可依据可选择的掺杂物和/或掺杂物浓度和/或层厚度进行选择。
[0046]在执行热退火制程TAa之前在绝缘层23a上形成第二层24a的示例实施例中，用以形成第二层24a的制程的热预算可略高于结晶温度，其可依据可选择的掺杂物和/或掺杂物浓度和/或层厚度进行选择。
[0047]参照图2b说明本发明的其它实施例。图2b显示处于一制造阶段的集成电路组件ICeb，其中，提供衬底20b，并在衬底20b上方尤其是衬底20b的表面上方形成层堆叠25b。衬底20b的设置基本上类似参照图2a所述的衬底20a。
[0048]如图2b所示，层堆叠25b包括第一层22b以及第二层23b。在一些示例实施例中，第一层22b可对应参照图2a所述的第一层22a，而第二层23b可表示与参照图2a所述的绝缘层23a相应的绝缘材料层。在其它示例实施例中，第一层22b可表示与参照图2a所述的绝缘层23a对应的绝缘材料层。在此处，第二层23b可在当前所述的制造阶段省略或者可表示参照图2a所述的第二层24a。
[0049]可依据有关层堆叠25a所述的制程形成层堆叠25b。
[0050]如图2b所示，在集成电路组件ICeb的该示例制造阶段，可执行热退火制程TAb。热退火制程TAb可依据有关退火制程TAa的上述说明执行，也就是，可类似上述退火制程TAa配置退火制程TAb。
[0051]本领域的技术人员将了解，如图2b所示的集成电路组件ICeb可表示处于早期制造阶段的晶体管组件或者处于早期制造阶段的电容器的其中一个。尽管图2b未显示，但在第一层22b与衬底20b之间可选择性地设置一个小层(未图示)。该可选择性小层(未图示)可为氧化物衬里或者可表示锗沟道。
[0052]下面参照图4详细说明本发明的一些示例实施例的电性特征。下面的讨论仅出于说明目的，且本领域的技术人员将了解，下面的说明并非意图限制本发明。
[0053]图4显示具有约70mol % ZrO2和10mol % ZrO2的HfO2-ZrO2固体溶液的绝缘层的电滞回线。当ZrO2的含量向10mol%增加时,剩余极化(纵坐标表示极化P,单位为μ C/cm2)以及矫顽场强(横坐标表示施加的电场，单位为MV/cm)降至约O。尽管矫顽场强及剩余极化降低，图4所示的回线仍显示一非线性行为，其导致相对介电常数(电滞回线下方图示的^中两个局部极大值。本领域的技术人员将理解，该相对介电常数可与该电滞回线的斜率dP/d(电场)相关。该特定的行为通常被称作“反铁电”，与“铁电”相对，其定义源于对应的磁性对等行为“反铁磁”和“铁磁”。不过，顺电(paraelectric)介质中，极化基本线性依赖于施加电场，而无剩余极化。
[0054]发明人理解，处于反铁电相的介电材料中的介电常数或k值基本高于顺电材料或甚至铁电材料(至少部分)中的介电常数或k值。在这里所述的一些示例实施例中，介电常数或k值与传统的高k介电材料相比可有效增加约400%甚至更多。
[0055]图5显示电容器的电极上的电荷密度与电极上的相关电压之间的图形关系。尤其，图5的曲线A表示例如参照图1所述的传统电容器所期望的电荷-电压关系。曲线B表不依据本发明包括处于反铁电相的绝缘材料的电容器的电荷_电压关系。
[0056]由于绝缘材料的反铁电行为，与传统电容器(曲线A)相比，曲线B中的电荷密度在低电压处极低，但随着电压增加，电荷密度逐渐加强。因此，该电容器上较小的电压降(在所示例子中约2V)即可达成高目标负载，例如15 μ C/cm2，而传统电容器需要较高电压降(在所示例子中例如7V)。
[0057]为获得图5所示的示例曲线，制备一样本，其具有厚度为10纳米处于反铁电相的掺杂HfO2绝缘层(以曲线B表示)，而曲线A表示具有厚度为10纳米处于顺电相的传统HfO2绝缘材料层的样本。该例子显示本发明的电容器可在整个电容器在相对地较低的电压降下存储较大量的电荷，因此避免了因传统电容上发生的高电压降而导致的介电击穿风险。
[0058]本发明的电容器可用作集成电路中的缓冲器/存储器/升压电容器，因此无需外部被动组件且能够进一步紧致化。本领域的技术人员将了解，本发明可在CMOS应用技术中利用处于反铁电相的介电材料的优点而不会面临使用与CMOS流程不兼容的材料的风险。
[0059]在本发明的一些实施方面中，参照图2a至2b所述的集成电路组件可涉及电容器类型的被动电路组件。在本发明一些其它实施方面中，参照图2a至2b揭露MOSFET类型的集成电路组件。在参照图2a至2b所述的一些示例实施例中，可在绝缘层与电极层之间形成覆盖层。例如，该覆盖层可包括TiN、TaN、Ru以及Pt的至少其中一个。在一些示例实施例中，可在衬底与介电层之间形成氧化硅层，且该覆盖层可例如为TiN。在一些示例实施例中，可通过覆盖层设置第二层。作为替代或附加，可通过覆盖层设置第一层。这样，可可靠地包覆绝缘层。
[0060]在一些示例实施例中，本发明提供一种形成集成电路组件的方法，其中，该方法包括提供衬底，在该衬底上沉积非晶高k介电材料层，在该非晶高k介电材料层上沉积覆盖层，以及在该非晶高k介电材料层中诱导至少部分结晶，该至少部分结晶的高k介电材料层处于反铁电相。在一些特定的示例实施例中，可通过执行退火温度在约250至1100°C范围内的退火制程诱导该结晶。在这里的一些替代例子中，可在沉积该覆盖层之前执行该退火制程。在一些其它示例实施例中，可在诱导该至少部分结晶之前沉积该覆盖层，且该覆盖层的该沉积包括执行制程温度基本低于该非晶高k介电材料层的结晶温度的沉积制程。在一些示例实施例中，该覆盖层的该沉积可包括通过在约500°C执行ALD制程沉积TiN层。在一些示例实施例中，该制程温度可基本低于约600°C。在一些示例实施例中，该非晶高k介电材料层可包括HfaXb02材料，其中X为Zr、S1、Al、Ge、Mg、Ca、Sr、Ba、Ti以及稀土元素的其中一个，a，b>0。在一些示例实施例中，在沉积该覆盖层时可诱导该至少部分结晶。在这里的一些示例中，该覆盖层的该沉积可包括通过在约500°C或更高温度下执行ALD制程来沉积TiN层。
[0061]本领域的技术人员将了解，在向栅极电极施加电压后，由于栅极介电材料的反铁电行为，因此依赖电压施加的历史(电滞回线上路线)可适当调整栅极介电材料的介电常数或k值。
[0062]由于如上所述的非线性电容-电压特性，在M0SFET装置中应用高k介电材料可增强亚阈值斜率。本领域的技术人员将了解，处于反铁电相的栅极介电材料非常适合HK/MG(高K/金属栅极)应用。尤其，在使用HfaXb02材料时，其中X表示Zr、S1、Al、Ge的其中一个或者上述另一适当的额外掺杂物，用以形成具有反铁电行为的先进集成电路组件的相应制程序列可以很容易地纳入用以在HK/MG应用中制造半导体装置的当前流程。
[0063]在另一应用领域中，本发明可提供3D电容器，其中，在半导体衬底的表面中形成密集的孔网，使用处于反铁电相的高k介电材料填充这些孔。相应的3D电容器的尺寸可大大缩小。本领域的技术人员将了解，例如，在使用所述HfaXb02时，相应的3D电容器的制造方式可与CMOS技术兼容，从而实现CMOS技术及3D电容器在集成电路中的应用以及尺寸高度缩小的CMOS装置结构。
[0064]在其它应用领域中，反铁电电容器可作为电子电路的独立组件。在这方面，可提供单个电路组件，该电路组件包括第一电极、第二电极以及在该第一电极与第二电极之间形成的反铁电介电材料。
[0065]由于本领域的技术人员可借助这里的教导很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求书所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，随附的权利要求书规定本发明的保护范围。
【权利要求】
1.一种集成电路组件，包括: 衬底； 介电层，形成于该衬底的表面上方；以及 电极层，形成于该介电层上方； 其中，该介电层至少部分处于反铁电相。
2.如权利要求1所述的集成电路组件，其中，该介电层包括把义024为%、01、&'、83、XI以及稀土元素的其中一个，已，6?0。
3.如权利要求2所述的集成电路组件，其中，X为21'且￡^0.5，1^)0.5。
4.如权利要求2所述的集成电路组件，其中，X为31且0.88^^0.95,0.05^^0.2。
5.如权利要求2所述的集成电路组件，其中，X为八1且0.88^^0.95,0.05^^0.2。
6.如权利要求1所述的集成电路组件，还包括覆盖层，形成于该介电层与该电极层之间。
7.如权利要求6所述的集成电路组件，其中，该覆盖层包括II队I抓、仙以及代的至少其中一个。
8.如权利要求7所述的集成电路组件，其中，该电极层包括硅。
9.如权利要求7所述的集成电路组件，还包括氧化硅材料层，形成于该介电层与该衬底之间。
10.如权利要求1所述的集成电路组件，其中，该电极层包括金属氮化物材料、贵金属材料及其各自的氧化物的至少其中一个。
11.如权利要求10所述的集成电路组件，还包括覆盖层，形成于该衬底与该介电层之间。
12.如权利要求11所述的集成电路组件，其中，该覆盖层包括金属氮化物材料、贵金属材料及其各自的氧化物。
13.—种集成电容器，包括: 半导体衬底； 绝缘层；以及 顶部电极层，形成于该衬底上方； 其中，该绝缘层至少部分处于反铁电相。
14.如权利要求13所述的集成电容器，其中，该绝缘层包括把%、01、&'、83、XI以及稀土元素的其中一个，已，6?0。
15.如权利要求14所述的集成电容器，其中，X为21'且激5，1^)0.5。
16.如权利要求14所述的集成电容器，还包括形成于该半导体衬底上的底部电极层，以及该绝缘层形成于该底部电极层上。
17.如权利要求14所述的集成电容器，其中，该衬底经掺杂以形成该集成电容器的底部电极。
18.如权利要求14所述的集成电容器，其中，该集成电容器为集成电路中的缓冲器、存储器或升压电容器。
19.一种形成集成电路组件的方法，包括: 提供衬底； 在该衬底上沉积非晶闻V介电材料层； 在该非晶高&介电材料层上沉积覆盖层；以及 在该非晶高&介电材料层中诱导至少部分结晶，该至少部分结晶的高&介电材料层处于反铁电相。
20.如权利要求19所述的方法，其中，在诱导该至少部分结晶之前沉积该覆盖层，以及该覆盖层的该沉积包括在实质上低于该非晶高&介电材料层的结晶温度的制程温度下执行沉积制程。
【文档编号】H01L21/768GK104299956SQ201410336166
【公开日】2015年1月21日 申请日期:2014年7月15日 优先权日:2013年7月15日
【发明者】D·H·瑞尤赛, M·G·诺兰, J·穆勒, W·魏因赖希, K·赛德尔, P·普拉科斯基 申请人:格罗方德半导体公司
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