半导体部件以及触发雪崩击穿的方法

半导体部件以及触发雪崩击穿的方法
【专利摘要】本发明涉及半导体部件以及触发雪崩击穿的方法。半导体部件包括配置以发射辐射的辅助半导体器件。半导体部件进一步包括半导体器件。在辅助半导体器件和半导体器件之间的电耦合和光耦合配置以，通过辅助半导体器件来触发辐射的发射，以及通过半导体器件中的对辐射的吸收来触发半导体器件中的雪崩击穿。半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区之设置在该表面与第一层之间。
【专利说明】半导体部件以及触发雪崩击穿的方法

【技术领域】
[0001]本发明涉及半导体领域，更具体地涉及在雪崩击穿模式下操作的半导体部件以及在其中触发雪崩击穿的方法。

【背景技术】
[0002]包括在雪崩击穿模式下操作的半导体器件的半导体部件被广泛应用于半导体应用中。举例来说，雪崩击穿通常在静电放电(ESD)器件中引发电流消耗，以便在组装或操作期间防止电路块被静电放电损坏。
[0003]期望提供一种具有快速可靠开启雪崩击穿的半导体部件，并且还期望提供一种在半导体器件中触发雪崩击穿的方法。


【发明内容】

[0004]根据半导体部件的一个实施例，半导体部件包括配置以发射辐射的辅助半导体器件。半导体部件进一步包括半导体器件。在辅助半导体器件和半导体器件之间的电耦合和光耦合配置以，通过辅助半导体器件来触发辐射的发射，以及通过半导体器件中的对辐射的吸收来触发半导体器件中的雪崩击穿。半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区设置在该表面与第一层之间。
[0005]根据在半导体器件中触发雪崩击穿的方法，该方法包括在辅助半导体器件和半导体器件之间提供电耦合和光耦合，该辅助半导体器件配置以发射辐射，该半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区设置在该表面与第一层之间。电和光的稱合包括，通过辅助半导体器件来触发辐射的发射，以及通过半导体器件中的对辐射的吸收来触发半导体器件中的雪崩击穿。
[0006]通过阅读下文的详细说明和附图，本领域的技术人员将认识到其它的特征和优点。

【专利附图】

【附图说明】
[0007]附图被包含进来以提供对本技术的进一步理解，这些附图包含在本说明书中并且构成本说明书的一部分。附图图示了本发明的实施例，并且结合本说明书对本发明的原理进行阐释。随着参考以下详细说明以更好地理解本发明的其它实施例和预期优点，将充分认识到本发明的其它实施例和预期优点。
[0008]图1示意性地图示了包括半导体器件以及配置以发射辐射的辅助半导体器件的半导体部件的一个实施例。
[0009]图2至图4是包括了在P阱和N埋层之间具有PN结的半导体器件的半导体部件、以及配置以发射辐射的辅助半导体器件的不同布局的示意性截面图。
[0010]图5是图示了用于不具有配置以发射辐射的辅助器件的参考器件的，以及如图2至图4所示实施例的，统计分布雪崩开启延迟时间的累积频数的图形，表示为曲线A、曲线B和曲线C。
[0011]图6A至图6J图示了包括半导体器件以及配置以发射辐射的辅助半导体器件的半导体部件的不同布局的示意性平面图。
[0012]图7A至图7F图示了包括辐射触发反串联ESD 二极管堆叠的半导体部件的电路图的实施例。
[0013]图8A至图SC示出了包括串联电连接到配置以发射辐射的辅助器件的电路元件的半导体部件的电路图的实施例。
[0014]图9是图示了在半导体器件中触发雪崩击穿的方法的简化流程图。

【具体实施方式】
[0015]在下文的详细说明中将参考附图，这些附图构成了本说明书的一部分，并且在这些附图中对可以实践本发明的具体实施例进行了举例说明。应理解，也可使用其它实施例，而且可以在不脱离本发明的范围的情况下作出结构上或逻辑上的改变。例如，针对一个实施例而解释或描述的特征，可以用于其它实施例或者与其它实施例组合而产生又一实施例。其目的在于本发明包括这类修改和变形。使用特定语言对示例进行描述，该特定语言不应解释为限制了所附权利要求书的范围。附图未按比例绘制，并且仅出于图示之目的。为清楚起见，如果没有另行说明，那么在不同附图中相应的附图标记表示相同的元件。
[0016]术语“具有”、“含有”、“包括”等是开放式术语，并且这些术语表示存在规定结构、元件或特征，但也不排出存在其它元件或特征。除非上下文另有明确表示，否则冠词“一”、“一个”、“该”旨在包括复数形式和单数形式。术语“电连接”描述了在电连接元件之间永久性低欧姆连接，例如，在相关元件之间的经由金属和/或高掺杂半导体实现的直接接触或低欧姆连接。术语“电耦合”包括适用于在电耦合的元件之间提供传输的一个或多个中间元件，例如，可控制以在第一状态下暂时提供低欧姆连接而在第二状态下暂时提供高欧姆电去耦合的元件。
[0017]附图通过在掺杂类型“η”或“p”旁边加上或“ + ”来图示相对掺杂浓度。例如，“η—”是指低于“η”掺杂区的掺杂浓度的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区的掺杂浓度更高的掺杂浓度。相对掺杂浓度相同的掺杂区不必具有相同的绝对掺杂浓度。例如，两种不同的“η”掺杂区可以具有相同或不同的绝对掺杂浓度。
[0018]图1是半导体部件100的一个实施例的示意性图示，该半导体部件100包括半导体器件I1和配置以发射辐射125的辅助半导体器件105。半导体器件110包括在埋在半导体本体118的表面117下方的、第一导电类型的第一层116之间的PN结115。半导体器件110进一步包括设置在表面117和第一层116之间的第二导电类型的掺杂半导体区119。根据图1中图示的实施例，第一层116设置在掺杂半导体区119和半导体衬底120之间。
[0019]在辅助半导体器件105和半导体器件110之间的电耦合和光耦合配置以，通过辅助半导体器件105来触发辐射125的发射，以及通过半导体器件110中的辐射125的吸收来触发半导体器件110中的雪崩击穿。
[0020]根据一个实施例，辅助半导体器件105和半导体器件110以并联电耦合。沿着通过半导体器件110的第一电流路径111的第一击穿电压Vbrl，可以大于通过辅助半导体器件105的沿着第二电流路径112的第二击穿电压Vbr2。因此，流经辅助半导体器件105的电流的至少一部分可以转换为辐射125。根据另一实施例，沿着通过半导体器件110的第一电流路径111的第一击穿电压Vbrl，可以等于或者小于沿着通过辅助半导体器件105的第二电流路径112的第二击穿电压Vbr2。在该实施例中，辅助半导体器件105发射的辐射125仍然可以触发半导体器件110中的雪崩击穿，例如，在ESD设计窗口的电压裕度内。
[0021]由于在正向偏置的双极结中发生的载流子复合以及/或者在电场中发生的载流子加速(例如，发生在反向偏置条件下的雪崩击穿期间)的影响，可以使辅助半导体器件105发射福射125。在正向偏置娃双极结的情况下,发光光谱可以包括波长约1160nm并且半峰宽(FWHM)介于70nm至120nm范围内的窄峰。因此，发射的光子的峰能(hv = 1.07eV)略低于硅的带隙能量(Eg= 1.12eV)。在反向偏置的硅双极结的发光光谱比在正向偏置硅双极结情况下的发光光谱更宽的情况下，报道的峰值波长在500nm值和高于1200nm(红外光的值之间大幅地变化。
[0022]辅助半导体器件105发射的辐射125至少部分吸收在半导体器件110中。半导体器件110中吸收的辐射125生成至少一个单载流子，该单载流子在PN结115的空间电荷区的电场中加速，从而触发半导体器件110中的雪崩击穿。举例来说，引发PN结115中的雪崩击穿的载流子是由于通过辐射125的吸收所生成的电子空穴对而产生的。
[0023]由于半导体部件100包括辅助半导体器件105，所以半导体器件110中的雪崩击穿可以由通过辐射125的吸收而在半导体器件110中产生的载流子引发。因此，由于例如雪崩击穿器件的偏置状态或者雪崩击穿器件中的长电压过冲峰而导致的雪崩开启延迟，可以被抑制或者避免。半导体器件的雪崩开启延迟描述了，在将击穿电压施加到半导体器件与包括雪崩电流的雪崩击穿的实际开启之间的延迟。举例来说，可以改善高压静电放电(ESD)保护器件的开启行为。在辅助半导体器件105和半导体器件110之间的光耦合确保了在半导体器件110中的辐射125的吸收。举例来说，可以根据辅助半导体器件105的发光光谱以及半导体本体118的相应吸收系数，来调节辅助半导体器件105与PN结115之间的距离。通过将辅助半导体105加到半导体器件110，可以引发更快速的雪崩发生，从而减少半导体器件110中的雪崩延迟时间。这是由于，在半导体器件110的PN结115的空间电荷区中、或者在允许产生的少数载流子扩散到PN结115的空间电荷区的距离内，辅助半导体器件105产生的光子的重吸收。重吸收的光子将提供雪崩引发电子空穴对。由于这发生在较短的时间范围内，所以会比雪崩发生仅基于热载流子产生的情况，更快地开始雪崩发生。
[0024]图2至图4是包括作为半导体器件的ESD 二极管的半导体部件10a至10c的示意性截面图，以及配置以发射辐射的辅助半导体器件的不同布局。在半导体部件10a至10c中的每一个中，半导体器件包括在η掺杂埋层131和P掺杂半导体阱区132之间的PN结115，该P掺杂半导体阱区132设置在表面117和η掺杂埋层131之间。η掺杂埋层131设置在P掺杂阱区132和P掺杂半导体衬底133之间。ρ掺杂半导体衬底133可以包括单晶半导体材料或者由单晶半导体材料组成，例如，硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)或者砷化镓(GaAs)。除了在半导体层和半导体衬底之间的结隔离(例如在P掺杂衬底上的η掺杂层)之外，还可以通过利用硅绝缘体(SOI)衬底而采用垂直介质隔离。
[0025]半导体部件10a的半导体器件是由图2中的二极管符号图示的ESD 二极管135。ESD 二极管135是垂直ESD 二极管，该垂直ESD 二极管在埋在表面117下方的平面中具有PN结115。η掺杂埋层131经由从表面117沿着垂直于表面117的垂直方向延伸至η掺杂埋层131中η掺杂下沉结构(sinker) 142，而电耦合至在表面117处的阴极引脚140。η掺杂下沉结构142是将η掺杂埋层131电耦合至阴极引脚140的接触结构的一个示例。根据其它实施例，可以用直接接触η掺杂埋层131的金属接触、台面接触、和/或沟槽接触结构，来代替η掺杂下沉结构142。
[0026]P掺杂阱区132经由表面117电耦至阳极引脚145。ρ+掺杂接触区147设置在p—掺杂阱区132中在表面117处，用于减少在P掺杂阱区132与至阳极引脚145的布线之间的接触电阻。η掺杂下沉结构142和P掺杂阱区132可以通过在ρ掺杂半导体衬底133上将半导体层137掺杂而形成，例如通过掺杂技术，诸如离子注入和/或扩散。举例来说，η掺杂下沉结构142可以通过在层沉积期间进行原位掺杂来形成，以及/或者可以通过在半导体层137的沉积或生长之前或之间进行离子注入来形成。
[0027]ESD 二极管135通过深沟槽隔离结构150与ESD 二极管135周围的半导体器件电隔离。深沟槽隔离结构150从表面117延伸通过半导体层137，并且延伸通过η掺杂埋层131，并且延伸至ρ掺杂半导体衬底133中。深沟槽隔离结构150例如包括深沟槽中的介电材料，诸如氧化物和/或氮化物。深沟槽隔离结构150是在相邻半导体器件之间的电隔离的一个示例。根据其它实施例，可以采用结隔离结构、或者其它配置以使相邻半导体器件电隔离的结构，来代替深沟槽结构150。在深沟槽隔离结构150内，可以设置与ρ掺杂衬底133的接触。
[0028]ESD 二极管135形成在有源区152中，该有源区152是在相对的深沟槽隔离结构150之间的连续半导体区。在图2中图示的实施例中，半导体部件10a包括配置以在ESD二极管135的有源区152内发射辐射的辅助半导体器件。换言之，ESD 二极管135与配置以发射辐射的辅助器件并未通过深沟槽隔离结构150彼此电隔离。
[0029]在图2中图示的实施例中，配置以发射辐射的辅助器件是齐纳二极管154，该齐纳二极管154电耦合在阴极引脚140和阳极引脚145之间。齐纳二极管154包括在ρ掺杂阱区132中的η+掺杂阴极区156。η+掺杂阴极区156与表面117邻接，并且电耦合至阴极引脚140。根据阴极引脚140的最大电压额定值，可以在阴极引脚140和齐纳二极管154之间电连接数量η个额外的电压阻隔元件，诸如齐纳二极管1581至158+η或者正向偏置二极管。齐纳二极管154进一步包括埋在表面117下方的P+掺杂阳极区158。ρ+掺杂阳极区158与η+掺杂阴极区156的底侧邻接，并且进一步由ρ掺杂阱区132围绕。ρ+型阳极区158经由ESD 二极管135的ρ掺杂阱区132和ρ+型接触区147而电耦合至阳极引脚145。
[0030]在图2中图示的实施例中，ESD 二极管135和齐纳二极管154共用一个公共有源区152。因此，在用作配置以发射辐射的半导体器件的齐纳二极管154与用作半导体器件的ESD 二极管135之间的光耦合是有益的，这是因为齐纳二极管154发射的光子可以在附近、在ESD 二极管135的PN结115的空间电荷区中被吸收，从而触发ESD 二极管135中的雪崩击穿。
[0031]根据一个实施例，在阴极引脚140和阳极引脚145之间的通过ESD 二极管135的第一电流路径的第一击穿电压Vbrl，大于在阴极引脚140和阳极引脚145之间的通过齐纳二极管154的第二电流路径的第二击穿电压Vbr2。例如，可以通过调节PN结115的掺杂分布，以及通过调节在齐纳二极管154和阴极引脚140之间的电压阻隔元件的数量η和/或电压阻隔元件的类型，来实现Vbr2 < Vbrl设置。在阴极引脚140和阳极引脚145之间ESD放电的情况下，由齐纳二极管154进行的辐射的发射生成光子，这些光子可以在PN结115的空间电荷区中被吸收，从而引发ESD 二极管135中的雪崩击穿。如果保持Vbr2 ^ Vbrl成立，例如，当半导体器件110中的雪崩击穿触发发生在ESD设计窗口的电压裕度内时，这些光子仍然可能触发半导体器件110中的雪崩击穿。
[0032]参考图3的示意性截面图，半导体部件10b包括作为半导体器件的ESD 二极管135，其具有与图2中图示的半导体器件相似的布局。
[0033]半导体部件10b进一步包括通过沟槽隔离结构150与ESD 二极管135电隔离的齐纳二极管157。通过仅用一个沟槽隔离结构150来使ESD 二极管135的有源区152与齐纳二极管157的有源区153分隔开，来确保在齐纳二极管157中生成的辐射与ESD 二极管135之间的光耦合。换言之，ESD 二极管135和齐纳二极管157直接紧挨着彼此放置。齐纳二极管157发射的光子可以在ESD 二极管135的PN结115的空间电荷区中被吸收，以便引发ESD 二极管135中的雪崩发生。与图2中图示的齐纳二极管154相似，齐纳二极管157包括与表面117邻接的n+掺杂阴极区166。n+掺杂阴极区166电耦合至阴极引脚140。齐纳二极管157进一步包括与n+掺杂阴极区166的底侧邻接的P+掺杂阳极区168。p+掺杂阳极区168进一步由第二 ρ掺杂阱区172围绕。形成第二 ρ+掺杂接触区177，以便降低在第二 P掺杂阱区172与至阳极引脚145的布线之间的接触电阻。可以设置中间电压阻隔元件，诸如齐纳二极管1581至158+η。
[0034]参考图4的示意性截面图，半导体部件10c包括作为半导体器件的ESD 二极管135，其具有与图2中图示的半导体器件相似的布局。
[0035]半导体部件10c进一步包括通过沟槽隔离结构150与ESD 二极管135电隔离的二极管179。通过仅用一个沟槽隔离结构150来使ESD 二极管135的有源区152与二极管179的有源区153分隔开，来确保在二极管179中产生的辐射与ESD 二极管135之间的光耦合。换言之，ESD 二极管135与二极管179直接彼此紧挨着放置。二极管179发射的光子可以在ESD 二极管135的PN结115的空间电荷区中被吸收，以便引发ESD 二极管135中的雪崩发生。
[0036]尽管在齐纳二极管154、157中的光子的生成是由齐纳二极管154、157的击穿模式引起的，但是在二极管179中的光子的产生则是由二极管179的正向偏置模式引起的。因此，二极管179包括电耦合至阴极引脚140的ρ+掺杂阳极区178。二极管179的η+掺杂阴极区167电耦合至阳极引脚145。可以放置中间电压阻隔元件，诸如齐纳二极管1581至158+η，用于调节在阴极引脚140和阳极引脚145之间通过二极管179的电流路径的击穿电压 Vbr2。
[0037]在表面处的ρ掺杂区和η掺杂区之间，例如在图2的ρ+型接触区147和η.掺杂阴极区156之间、或者在图3的第二 ρ+型接触区177和η.掺杂阴极区166之间、或者在图4的P+掺杂阳极区和η+掺杂阴极区167之间，半导体部件100a、100b、100c可以进一步包括隔离区域，例如一个或多个浅沟槽隔离(STT)区和/或一个或多个场氧化物(FOX)区和/或一个或多个硅的局部氧化(LOCOS)区等。
[0038]在图3和图4中图示的实施例中，仅通过一个沟槽隔离结构150来使ESD 二极管135的有源区152与二极管157、179的有源区153分隔开。根据其它实施例，如果ESD 二极管135和二极管157、179之间保持有充分的光耦合，那么可以通过多个包括可选的中间有源区的沟槽隔离结构150来使有源区152、153分隔开。
[0039]图5图示了用于不具有配置以发射辐射的辅助器件的参考器件(参考曲线)的，以及用于根据图2至图4所示实施例的半导体部件的，统计分布雪崩开启延迟时间的累积频数的图形。
[0040]曲线A关于图2中图示的半导体部件100a。曲线B关于图3中图示的半导体部件10b0曲线C关于图4中图示的半导体部件100c。图示的曲线A、B、C和参考曲线是基于针对相应半导体部件测量的开启延迟时间的分布的分析。开启延迟时间的测量执行为传输线脉冲(TLP)测量。利用来自50ohm TLP系统的10ns至1500ns脉冲进行这些测量。由于使用的TLP设备产生具有10ps最短上升时间的脉冲，所以可以准确确定亚纳秒级开启行为。利用具有在探头尖中的集成的5kΩ电阻器的RF探测器，通过开尔文测量方法在被测器件(DUT)处直接捕获电压瞬变。通过去嵌入程序，校正探头尖的对非常迅速过冲过高估计的非理想特性。采用20G样本/秒的12GHz示波器，以准确捕获非常短的过冲峰。使用RF偏置三通管(bias-tee)向DUT施加预偏置。为了对开启行为进行分析,开启延迟时间的静态分布确定为电压过冲峰的FWHM时间。这些分布是从处于相同的脉冲和偏置条件下的至少200个TLP脉冲提取出来的，并且形象化为图5中的累积频数图。
[0041]与参考器件的参考曲线相比，与图4中图示的半导体部件10c相关联的曲线C示出，开启延迟时间明显减少，但是仍然是近似2ns的中值延迟时间。曲线A和曲线B分别与图2和图3中图示的半导体部件100a、10b相关联，该半导体部件10aUOOb采用反向偏置击穿结构作为光子发射器，具有短得多的开启延迟时间(少于1ns)，这可能要归因于半导体部件10aUOOb中的光耦合(通过齐纳击穿生成光子)比半导体部件10c中的光耦合(通过正向偏置双极结生成光子)更好。关于半导体部件10a的曲线A具有最短的开启延迟，该半导体部件10a具有集成在ESD 二极管135的ρ掺杂阱区132中的光子发射齐纳二极管154。这可能是由于在光子发射齐纳二极管154与ESD 二极管135的PN结115的光子吸收空间电荷区之间的更优光耦合。
[0042]图6Α至图6J图示了半导体部件的不同布局的示意性平面图，该半导体部件包括半导体器件、以及配置以发射辐射的辅助半导体器件。
[0043]图6Α至图6C的示意性平面图图示了半导体部件的不同布局的示意性平面图，该半导体部件包括配置以发射辐射的器件、以及与图2中图示的半导体部件10a相似的在公共有源区中的半导体器件。图6Α至图6C的布局的不同之处在于用作配置以发射辐射的辅助器件的齐纳二极管154的所在区域的数量和/或形状。ESD 二极管135的ρ掺杂阱区132与图2的图不相似。
[0044]图6D至图6G图示了半导体部件的示意性平面图，该半导体部件包括配置以发射辐射的器件例如在图3和图4中图示的半导体部件10bUOOc的齐纳二极管157或二极管179，该器件在围绕ESD 二极管有源区152、并且通过深沟槽隔离结构150与其电隔离的有源区中。因此，配置以发射辐射的辅助半导体器件的元件可以放置在半导体器件的周围或不同侧上。配置以发射辐射的一个或多个辅助器件还可以放置在半导体器件的并联连接的不同部分之间(参考图6H)。在半导体器件与配置以发射辐射的辅助半导体器件之间的间距s(参考图61和图6J)只要能保持这些器件之间的充分光耦合，就是可接受的。
[0045]除了在需要保护的电路引脚之间的单个ESD 二极管之外，也可以在需要防止ESD的引脚之间连接反串联ESD 二极管堆叠。堆叠的二极管中的每个二极管都可以形成为与图1至图6中图示的实施例相似的半导体器件。
[0046]ESD 二极管135可以包括多个阳极区和/或多个阴极接触结构，诸如下沉结构。阳极区和/或阴极区在表面处可以具有矩形形状、圆形形状、马赛克形状、覆瓦成型，或其任意组合。
[0047]在图7A至图7D中图示的每个电路图中，在需要保护的第一引脚和第二引脚191、192 (例如，电源引脚和接地引脚)之间连接反串联ESD 二极管135a、135b的堆叠。一个或多个齐纳二极管197用作配置以发射在图7A和图7C中图示的实施例中的辐射的辅助器件。在图7B中图示的实施例中，在引脚191相对于引脚192为正电压脉冲的情况下，ESD二极管135a用作ESD 二极管135b用的光子发射器件，而在引脚191相对于引脚192为负电压脉冲的情况下，ESD 二极管135b用作ESD 二极管135a用的光子发射器件。采用关于图7A和图7C所描述的第一方案还是采用关于图7B所描述的第二方案，取决于ESD 二极管135a、135b和齐纳二极管197之间的光耦合。在ESD 二极管135a和135b之间存在充分光耦合以及在ESD 二极管135a、135b中的每一个和一个或多个齐纳二极管197之间存在充分光耦合的情况下，甚至可以采用两种方案的组合。在图7D中图示的实施例中，齐纳二极管197的堆叠并联电耦合至ESD 二极管135b。在图7E中图示的实施例中，通过由并联电耦合至单个ESD 二极管135的齐纳二极管197所发射的辐射125，来触发单个ESD 二极管135中的雪崩击穿。在图7F中图示的实施例中，齐纳二极管197和二极管179并联电耦合至单个ESD 二极管 135。
[0048]图8A至图SC图示了串联电连接至配置以发射辐射的辅助半导体器件105的电路元件的实施例。尽管电阻器181用作图8A中图示的实施例中的辅助半导体器件105用的限流元件，但是结型场效应晶体管(JFET)或耗尽型场效应晶体管(FET) 182用作图SB中图示的实施例中的辅助半导体器件105用的限流元件。包括电容器183和可选电阻器184的差分网络串联连接至图8C中图示的辅助半导体器件105，用于使大幅电流仅在急剧瞬变电压期间流过辅助半导体器件105。因而，在电压瞬变期间DC电流被抑制并且瞬变电流峰出现。
[0049]图9是在半导体器件中触发雪崩击穿的方法的简化流程图。该方法的工艺特征S900包括，在辅助半导体器件和半导体器件之间提供电耦合和光耦合，该辅助半导体器件配置以发射辐射，该半导体器件包括位于第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区设置在该表面与第一层之间。根据该方法的工艺特征S910，电和光的耦合包括:通过辅助半导体器件来触发辐射的发射，以及通过半导体器件中的对辐射的吸收来触发半导体器件中的雪崩击穿。
[0050]根据一个实施例，该方法进一步包括:将辅助半导体器件和半导体器件并联电耦口 ο
[0051]根据另一实施例，通过将电阻器、结型场效应晶体管和耗尽型场效应晶体管中的至少一个串联电连接至辅助半导体器件，对通过辅助器件的电流进行限流。
[0052]根据另一实施例，在硅半导体本体中以小于50 μ m的间距形成辅助半导体器件和半导体器件。
[0053]可以将通过半导体器件的电流路径的第一击穿电压Vbrl设置为大于、等于或者小于通过辅助半导体器件的电流路径的第二击穿电压Vbr2。
[0054]根据上述实施例，半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，该第一层埋在半导体本体的表面下方，该掺杂半导体区设置在该表面与第一层之间。
[0055]根据其它实施例，半导体器件可以包括另一 PN结，例如半导体器件可以是:横向的基于雪崩的ESD结构；沟槽二极管，其包括内衬侧壁或填充沟槽的第一导电类型的第一层，并且该第一层被互补导电类型的半导体材料至少部分地围绕；双极结型(BJT)ESD结构；接地栅极(gg)η型金属氧化物场效应晶体管(NMOS);垂直二极管，其包括在半导体本体相对面处的阴极和阳极；可控硅整流器(SCR)或晶闸管；绝缘栅双极型晶体管(IGBT)、高电子迁移率晶体管(HEMT)、栅极短路(gs)ρ型金属氧场效应晶体管(PMOS);以及肖基特二极管。
[0056]虽然本文已经对具体实施例进行了图示和描述，但是本领域的技术人员要理解，在不背离本发明的范围下，可以采用多种替代方案和/或等效实施方式来取代所示出和描述的具体实施例。本申请旨在涵盖本文论述的具体实施例的任何修改或变化。因此，目的在于，本发明仅由权利要求书及其等同来限制。
【权利要求】
1.一种半导体部件，包括: 辅助半导体器件，配置以发射辐射；以及 半导体器件，其中: 在所述辅助半导体器件和所述半导体器件之间的电耦合和光耦合被配置以，通过所述辅助半导体器件来触发辐射的发射，以及通过所述半导体器件中的对所述辐射的吸收来触发所述半导体器件中的雪崩击穿；以及 所述半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，所述第一层埋在半导体本体的表面下方，所述掺杂半导体区设置在所述表面与所述第一层之间。
2.根据权利要求1所述的半导体部件，进一步包括将所述第一层与在所述表面上方的布线电耦合的接触结构。
3.根据权利要求2所述的半导体部件，其中所述接触结构包括下沉结构接触、沟槽接触、台面接触以及金属接触中的至少一种。
4.根据权利要求1所述的半导体部件，其中所述辅助半导体器件是由所述第二导电类型的所述掺杂半导体区围绕的齐纳二极管，所述齐纳二极管包括埋在所述表面下方的所述第二导电类型的第一半导体区、以及设置在所述第一半导体区与所述表面之间的所述第一导电类型的第二半导体区。
5.根据权利要求1所述的半导体部件，进一步包括在所述半导体器件与所述辅助半导体器件之间的器件隔离结构，以及其中所述辅助半导体器件是齐纳二极管。
6.根据权利要求1所述的半导体部件，进一步包括在所述半导体器件和所述辅助半导体器件之间的器件隔离结构，以及其中所述辅助半导体器件是在所述半导体部件的操作期间按正向偏置操作的二极管。
7.根据权利要求1所述的半导体部件，其中所述掺杂半导体区是在η掺杂半导体层中的P阱，所述半导体部件进一步包括从所述表面延伸通过所述第一层至P掺杂半导体衬底中的沟槽隔离结构。
8.根据权利要求1所述的半导体部件，进一步包括所述半导体器件和所述辅助半导体器件的并联连接。
9.根据权利要求8所述的半导体部件，其中通过所述半导体器件的电流路径的第一击穿电压Vbrl大于通过所述辅助半导体器件的电流路径的第二击穿电压Vbr2。
10.根据权利要求8所述的半导体部件，其中通过所述半导体器件的电流路径的第一击穿电压Vbrl等于或者小于通过所述辅助半导体器件的电流路径的第二击穿电压Vbr2。
11.根据权利要求1所述的半导体部件，进一步包括串联电连接至所述辅助半导体器件的串联元件。
12.根据权利要求11所述的半导体部件，其中所述串联元件包括电容器、二极管、二极管堆叠、限流元件中的至少一个，所述限流元件包括电阻器、结型场效应晶体管、耗尽型场效应晶体管中的一个或多个。
13.根据权利要求1所述的半导体部件，其中所述辅助半导体器件是齐纳二极管和二极管中的一种或其组合，所述齐纳二极管包括电耦合至具有特定正最大电压额定值的部件引脚的阴极，所述二极管包括电耦合至具有特定正最大电压额定值的部件引脚的阳极。
14.根据权利要求1所述的半导体部件，其中所述半导体器件是ESD二极管，所述ESD二极管包括反串联PN结二极管堆叠和单PN结二极管中的一种。
15.—种在半导体器件中触发雪崩击穿的方法，所述方法包括: 在辅助半导体器件和所述半导体器件之间提供电耦合和光耦合，所述辅助半导体器件配置以发射辐射，所述半导体器件包括在第一导电类型的第一层与第二导电类型的掺杂半导体区之间的PN结，所述第一层埋在半导体本体的表面下方，所述掺杂半导体区设置在所述表面与所述第一层之间，其中 所述电耦合和所述光耦合包括，通过所述辅助半导体器件来触发辐射的发射，以及通过所述半导体器件中的对所述辐射的吸收来触发所述半导体器件中的雪崩击穿。
16.根据权利要求15所述的方法，进一步包括将所述辅助半导体器件和所述半导体器件并联电耦合。
17.根据权利要求15所述的方法，进一步包括，通过将电阻器、结型场效应晶体管、和耗尽型场效应晶体管中的至少一种串联电连接至所述辅助半导体器件，来对通过所述辅助半导体器件的电流进行限流。
18.根据权利要求15所述的方法，进一步包括在硅半导体本体中以小于50μ m的间距形成所述辅助半导体器件和所述半导体器件。
19.根据权利要求15所述的方法，进一步包括将通过所述半导体器件的电流路径的第一击穿电压Vbrl调节为大于通过所述辅助半导体器件的电流路径的第二击穿电压Vbr2。
20.根据权利要求15所述的方法，进一步包括将通过所述半导体器件的电流路径的第一击穿电压Vbrl调节为等于或者小于通过所述辅助半导体器件的电流路径的第二击穿电压 Vbr2。
【文档编号】H01L21/77GK104425484SQ201410453701
【公开日】2015年3月18日 申请日期:2014年9月5日 优先权日:2013年9月6日
【发明者】J·威尔门, 曹轶群, U·格拉瑟, M-M·赫尔, J·勒邦, M·迈尔霍弗, A·梅瑟, M·施特歇尔 申请人:英飞凌科技股份有限公司