一种新型碳化硅mos器件及其制造方法
【专利摘要】本发明提供了一种新型的碳化硅MOS器件及其制造方法，本发明在干法刻蚀后形成的粗糙度较大的栅槽内表面外延一层P－外延层，由于外延层之后的P－外延层的表面粗糙度较低，所以导电沟道中载流子碰撞或散射几率会降低，从而提高碳化硅MOS器件反型沟道载流子迁移率，达到降低器件导通电阻的目的。
【专利说明】一种新型碳化硅MOS器件及其制造方法
【技术领域】
[0001 ] 本发明涉及电子电路【技术领域】，尤其涉及一种新型碳化硅M0S器件及其制造方法。
【背景技术】
[0002]现有技术形成的碳化硅槽栅功率M0S器件使用干法刻蚀栅槽。刻蚀后的栅槽侧壁和底部表面粗糙度较大，碳化硅槽栅功率M0S器件工作时栅槽侧壁，作为器件的导电沟道，导电沟道表面粗糙度较高，会使器件通过反型沟道层载流子离子碰撞的几率较大，离子散射现象加剧，致使碳化硅槽栅功率M0S器件沟道电子迁移率极低。
[0003]因此现在需要一种新型的碳化硅M0S器件，以降低导电沟道表面粗糙度、从而降低导电沟道中载流子碰撞或散射几率。
【发明内容】
[0004]本发明提供了一种新型碳化硅M0S器件及其制造方法，本发明能够降低导电沟道表面粗糙度、从而降低导电沟道中载流子碰撞或散射几率。
[0005]为了实现上述目的，本发明提供了以下内容:
[0006]一种新型碳化硅M0S器件，包括:
[0007]SiC衬底、设置于所述SiC衬底上方的N—外延层、设置于所述N—外延层上方的P+外延层、设置于所述P+外延层上方的N+外延层、贯穿所述N+外延层和P+外延层并嵌入N —外延层的栅槽、设置于栅槽上方的Si02氧化层、设置于Si02氧化层上方的栅极，设置于N+外延层上方的源极，设置于SiC衬底下方的漏极，以及在所述栅槽的内表面外延的P—外延层。
[0008]优选的，所述P 一夕卜延层的厚度为0.01?0.lum。
[0009]优选的，所述P —外延层掺杂浓度为1 X 1016cm_3?1 X 1017cm_3。
[0010]优选的，所述P—外延层的掺杂介质为铝或硼。
[0011]一种新型碳化硅M0S器件的制造方法，包括:
[0012]在SiC衬底上外延N 一外延层；
[0013]在所述N 一外延层(7)上外延P+外延层；
[0014]在所述P+外延层上外延的N+外延层；
[0015]干法刻蚀所述N—外延层、P+外延层和N+外延层形成栅槽；
[0016]在栅槽内表面外延P外延层；
[0017]在所述P —外延层热氧化Si02氧化层；
[0018]在Si02氧化层上方淀积多晶硅覆盖栅槽内部形成栅极；
[0019]在N+外延层上方构建源极；
[0020]在SiC衬底下方构建的漏极。
[0021]优选的，所述在SiC衬底上外延N—外延层具体包括:在SiC衬底上外延掺杂浓度为1 X 1015cm 3?1 X 1016cm 3,生长厚度为5?35um的N外延层；
[0022]所述在所述N—外延层上外延P+外延层具体包括:在N—外延层上外延掺杂浓度为1 X 1018cm 3?5 X 1018cm 3,生长厚度为0.5?2um的P+外延层；
[0023]所述在所述P+外延层上外延的N+外延层具体包括:在P+外延层上外延掺杂浓度为1 X 1019cm 3?5 X 1019cm 3,生长厚度为0.2?0.3um的N+外延层。
[0024]优选的，所述在栅槽内表面外延P—外延层具体包括:
[0025]在栅槽的内表面外延一层掺杂浓度为lX1016cm_3?1 X 1017cm_3、厚度为0.01?0.lum的P—外延层。
[0026]优选的，所述在所述P—外延层热氧化Si02氧化层具体包括:
[0027]在高温氧化炉中1200°C?1350°C温度下干氧热氧化在栅槽侧壁上生长20?60nmSi02氧化层。
[0028]优选的，所述在Si02氧化层上方淀积多晶硅覆盖栅槽内部形成栅极具体包括:
[0029]在Si02氧化层上采用低压化学气相淀积法淀积掺杂浓度为1 X 1020cm-3?3X1020cm-3的多晶硅覆盖器件栅槽，将多晶硅作为栅极。
[0030]优选的，在N+外延层上方构建源极和在SiC衬底下方构建的漏极具体包括:
[0031]在N+外延层上方和SiC衬底背面淀积30?lOOnm Ti和100?300nm A1合金，作为欧姆接触金属，并在800°C?1000°C氮气氛围中退火2?5min形成欧姆接触，形成源极和漏极。
[0032]本发明提供了一种新型的碳化硅M0S器件及其制造方法，本发明在干法刻蚀后形成的粗糙度较大的栅槽内表面外延一层P—外延层，由于外延层之后的P—外延层的表面粗糙度较低，所以导电沟道中载流子碰撞或散射几率会降低，从而提高碳化硅M0S器件反型沟道载流子迁移率，达到降低器件导通电阻的目的。
【专利附图】
【附图说明】
[0033]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]图1为本发明实施例公开的一种新型的碳化硅M0S器件的结构示意图；
[0035]图2为本发明实施例公开的一种新型的碳化硅M0S器件的导电时的结构示意图；
[0036]图3为本发明实施例公开的一种新型的碳化硅M0S器件制造方法的流程图；
[0037]图4a_4h为本发明实施例公开的与新型的碳化硅M0S器件制造方法对应的结构示意图。
【具体实施方式】
[0038]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0039]如图1所示，本发明提供了一种新型碳化硅M0S器件，包括:SiC衬底8、设置于所述SiC衬底8上方的N—外延层7、设置于所述N—外延层7上方的P+外延层6、设置于所述P+外延层6上方的N+外延层5、贯穿所述N+外延层5和P+外延层6并嵌入N—外延层7的栅槽、设置于栅槽上方的Si02氧化层2、设置于Si02氧化层2上方的栅极1，设置于N+外延层5上方的源极4，设置于SiC衬底8下方的漏极9，此外，在所述栅槽的内表面外延有P 一外延层3。
[0040]优选的，所述P—外延层3的厚度为0.01?0.lum，所述P—外延层3掺杂浓度为1 X 1016cm_3?1 X 1017cm_3，所述P —外延层3的掺杂介质为铝，当然掺杂介质还可以是其他三价元素，例如:硼。
[0041]本发明提出新型碳化硅M0S器件，在干法刻蚀后形成的粗糙度较大的栅槽内表面外延一层P—外延层，由于外延层之后的P—外延层的表面粗糙度较低，所以导电沟道中载流子碰撞或散射几率会降低，从而提高碳化硅M0S器件反型沟道载流子迁移率，达到降低器件导通电阻的目的。
[0042]新型碳化硅M0S器件导通原理:在栅极1加正电压Ues，栅极Si02介质是绝缘的，所以不会有栅极1电流流过，但栅极1的正电压会将其下面P—外延层3中的空穴推开，而将P+外延层6和N—外延层7中的电子吸引到P—外延层3,当UGS大于开启电压或阈值电压时，P —外延层3的电子浓度将超过空穴浓度，使P —外延层3反型成N型而成为N型反型层3’，该反型层形成N沟道而使PN结消失，漏极9和源极4导电。如图2所示为漏极9和源极4导电时的电流方向示意图。
[0043]为了使上述新型碳化硅M0S器件投产使用，本发明还提供了一种新型碳化硅M0S器件的制造方法，如图3所示，包括:
[0044]步骤S101:在SiC衬底8上外延N—外延层7 ；
[0045]在具体实施时，在SiC衬底8上外延掺杂浓度为1 X 1015cm_3?1 X 1016cm_3，生长厚度为5?35um的N—外延层7 ;在步骤S101后得到的碳化硅M0S器件如图4a所示。
[0046]步骤S102:在所述N—外延层7上外延P+外延层6 ；
[0047]在具体实施时，在N—外延层7上外延掺杂浓度为lX1018cm_3?5X1018cm_3，生长厚度为0.5?2um的P+外延层6 ;在步骤S102后得到的碳化硅M0S器件如图4b所示。
[0048]步骤S103:在所述P+外延层6上外延的N+外延层5 ；
[0049]在具体实施时，在P+外延层6上外延掺杂浓度为lX1019cm_3?5X1019cm_3，生长厚度为0.2?0.3um的N+外延层5，在步骤S103后得到的碳化硅M0S器件如图4c所示。
[0050]步骤S104:干法刻蚀所述N—外延层7、P+外延层6和N+外延层5形成栅槽；
[0051]在步骤S104后得到的碳化硅M0S器件如图4d所示。
[0052]步骤S105:在栅槽内表面外延P —外延层3 ；
[0053]在具体实施时，在栅槽的内表面外延一层掺杂浓度为lX1016cm_3?lX1017cm_3、厚度为0.01?0.lum的P—外延层3，在步骤S105后得到的碳化硅M0S器件如图4e所示。
[0054]步骤S106:在所述P —外延层3热氧化Si02氧化层2 ；
[0055]在具体实施时，在高温氧化炉中1200°C?1350°C温度下干氧热氧化在栅槽侧壁上生长20?60nm Si02氧化层2，在步骤S106后得到的碳化硅M0S器件如图4f所示。
[0056]步骤S107:在Si02氧化层2上方淀积多晶硅覆盖栅槽内部形成栅极1 ;
[0057]在具体实施时，在Si02氧化层2上采用低压化学气相淀积法淀积掺杂浓度为lX102°cm_3?3X102°cm_3的多晶硅覆盖器件栅槽，将多晶硅作为栅极1，在步骤S107后得到的碳化硅MOS器件如图4g所示。
[0058]步骤S108:在N+外延层5上方构建源极4 ;在SiC衬底8下方构建的漏极9。
[0059]在具体实施时，在N+外延层5上方和SiC衬底8背面淀积30?lOOnm Ti和100?300nm A1合金，作为欧姆接触金属，并在800°C?1000°C氮气氛围中退火2?5min形成欧姆接触，形成源极4和漏极9，在步骤S108后得到的碳化硅M0S器件如图4h所示。
[0060]本实施例方法所述的功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算设备可读取存储介质中。基于这样的理解，本发明实施例对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一台计算设备(可以是个人计算机，服务器，移动计算设备或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括:u盘、移动硬盘、只读存储器(ROM,Read-Only Memory)、随机存取存储器(RAM, Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0061]本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。
[0062]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种新型碳化硅MOS器件，其特征在于，包括: SiC衬底(8)、设置于所述SiC衬底(8)上方的N—外延层(7)、设置于所述N—外延层(7)上方的P+外延层￠)、设置于所述P+外延层(6)上方的N+外延层(5)、贯穿所述N+外延层(5)和P+外延层(6)并嵌入N—外延层(7)的栅槽、设置于栅槽上方的S12氧化层(2)、设置于S12氧化层(2)上方的栅极(I)，设置于N+外延层(5)上方的源极(4)，设置于SiC衬底(8)下方的漏极(9)，以及在所述栅槽的内表面外延的P—外延层(3)。
2.如权利要求1所述的新型碳化硅MOS器件，其特征在于，所述P—外延层(3)的厚度为 0.01 ?0.lum。
3.如权利要求1所述的新型碳化硅MOS器件，其特征在于，所述P—外延层(3)掺杂浓度为 I X 116Cm 3 ?I X 117Cm 3。
4.如权利要求3所述的新型碳化硅MOS器件，其特征在于，所述P—外延层(3)的掺杂介质为招或硼。
5.一种新型碳化硅MOS器件的制造方法，其特征在于，包括: 在SiC衬底⑶上外延N—外延层(7)； 在所述N—外延层(7)上外延P+外延层(6)； 在所述P+外延层(6)上外延的N+外延层(5)； 干法刻蚀所述N—外延层(7)、P+外延层(6)和N+外延层(5)形成栅槽； 在栅槽内表面外延P—外延层(3)； 在所述P—外延层⑶热氧化S12氧化层⑵； 在S12氧化层(2)上方淀积多晶硅覆盖栅槽内部形成栅极(I)； 在N+外延层(5)上方构建源极⑷； 在SiC衬底(8)下方构建的漏极(9)。
6.如权利要求5所述的方法，其特征在于，所述在SiC衬底(8)上外延N—外延层(7)具体包括:在SiC衬底⑶上外延掺杂浓度为I X 115CnT3?I X 11W3,生长厚度为5?35um的N—外延层(7)； 所述在所述N—外延层(7)上外延P+外延层(6)具体包括:在N一外延层(7)上外延掺杂浓度为I X 118CnT3?SXlO1W,生长厚度为0.5?2um的P+外延层(6)； 所述在所述P+外延层(6)上外延的N+外延层(5)具体包括:在P+外延层(6)上外延掺杂浓度为I X 119CnT3?5 X 1019cnT3，生长厚度为0.2?0.3um的N+外延层(5)。
7.如权利要求5所述的方法，其特征在于，所述在栅槽内表面外延P—外延层(3)具体包括: 在栅槽的内表面外延一层掺杂浓度为IX 116CnT3?IX 1017cm_3、厚度为0.01?0.1um的P —外延层⑶。
8.如权利要求5所述的方法，其特征在于，所述在所述P—外延层(3)热氧化S12氧化层⑵具体包括: 在高温氧化炉中1200°C?1350°C温度下干氧热氧化在栅槽侧壁上生长20?60nmS12氧化层(2)。
9.如权利要求5所述的方法，其特征在于，所述在S12氧化层(2)上方淀积多晶硅覆盖栅槽内部形成栅极(I)具体包括: 在S12氧化层⑵上采用低压化学气相淀积法淀积掺杂浓度为lX102°cm_3?3 X 120Cm-3的多晶硅覆盖器件栅槽，将多晶硅作为栅极(I)。
10.如权利要求5所述的方法，其特征在于，在N+外延层(5)上方构建源极(4)和在SiC衬底(8)下方构建的漏极(9)具体包括: 在N+外延层(5)上方和SiC衬底⑶背面淀积30?10nm Ti和100?300nm Al合金，作为欧姆接触金属，并在800°C?1000°C氮气氛围中退火2?5min形成欧姆接触，形成源极⑷和漏极(9)。
【文档编号】H01L29/78GK104282765SQ201410619955
【公开日】2015年1月14日 申请日期:2014年11月6日 优先权日:2014年11月6日
【发明者】赵艳黎, 刘可安, 李诚瞻, 高云斌, 蒋华平, 吴佳, 丁荣军 申请人:株洲南车时代电气股份有限公司