技术领域
本发明涉及半导体制造领域技术，特别涉及一种半导体器件的形成方法。
背景技术：
随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路
的特征尺寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严
格。集成电路制备工艺也不断革新，以提高制得的集成电路电器元件的质量。
如在COMS(ComplementaryMetalOxideSemiconductor)栅极制备工艺中，
逐渐采用后栅(gatelast)工艺形成金属栅极，以提高CMOS的性能。所谓后栅
工艺，在半导体衬底上形成栅氧化层后，在栅氧化层上形成伪栅(如多晶硅
栅极)；在半导体衬底内掺杂离子，并经高温退火工艺形成伪栅的源区和漏区
后，在半导体衬底上形成介质层；之后去除伪栅，在介质层内形成栅极开口；
接着在栅极开口内填充金属栅极材料，以形成金属栅极。
相比于前栅工艺，直接在栅氧化层上形成金属栅极，之后于半导体衬底
内形成金属栅极的源极和漏极的工艺，后栅工艺能减少形成源区和漏区时引
入的高温对金属栅极的损伤，从而改善形成的半导体器件的电学性能。
再进一步地，如在后栅工艺中，为了降低去除伪栅时造成伪栅下方的栅
氧化层损伤进而影响后续形成的COMS栅极性能，形成栅极开口后，会继续
去除栅极开口内先前所形成的栅氧化层，并在栅极开口底部形成另一栅氧化
层。
还如，在栅极结构中，采用高K(介电常数)电介质材料替代传统的二
氧化硅，作为CMOS晶体管的栅氧化层材料，以在减小栅氧化层厚度的同时，
减小栅极的损耗和栅电阻，以及掺杂物(例如硼)渗透到器件的沟道区域而
引起栅极漏电流增加等缺陷。
然而，即便如此，采用上述工艺所形成具有的核心(Core)器件和周边
(I/O)器件(或称为输入/输出器件)结构的半导体器件的性能仍无法满足半
导体器件发展需求。
为此，如何改进具有核心器件和周边器件结构的半导体器件的制造工艺，
以提高半导体器件的性能是本领域技术人员亟需解决的问题。
技术实现要素：
本发明提供一种半导体器件的形成方法，以提高具有核心器件和周边器
件结构的半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在第一区域和第二区域的半导体衬底上形成第一栅氧化层；
在第二区域的第一栅氧化层上形成保护层；
在第一区域的栅氧化层和第二区域的保护层上形成伪栅材料层；
刻蚀伪栅材料层、保护层和第一栅氧化层露出半导体衬底，在第一区域
上形成第一伪栅结构，在第二区域上形成第二伪栅结构；
在半导体衬底上形成介质层；
去除第一伪栅结构和第二伪栅结构内的伪栅材料层，在第一区域上的介
质层内形成第一栅极开口，在第二区域内的介质层内形成第二栅极开口，第
一栅极开口露出第一栅氧化层，第二栅极开口露出保护层；
以保护层为掩模去除第一栅极开口内的第一栅氧化层；
在第一栅极开口内的半导体衬底上形成第二栅氧化层；
在第一栅极开口和第二栅极开口内填充金属栅极材料，用于在第一栅极
开口内形成第一金属栅极，在第二栅极开口内形成第二金属栅极。
可选地，在形成第二栅氧化层之后，在第一栅极开口和第二栅极开口内
填充金属栅极材料之前，形成方法还包括：在第一栅极开口的第二栅氧化层
上，以及在第二栅极开口的第一栅极材料上形成高K栅极介质层；
在第一栅极开口和第二栅极开口内填充金属栅极材料的步骤包括：在高K
栅极介质层上形成金属栅极材料。
可选地，高K栅极介质层的材料为高K介电材料，厚度为可选地，保护层的材料为高K介电材料；
在第二栅极开口内填充金属栅极材料的步骤包括：保留保护层，在保护
层上形成金属栅极材料。
可选地，高K介电材料包括LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、
HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3、Al2O3或Si3N4。
可选地，在形成第二栅氧化层后，在第一栅极开口和第二栅极开口内填
充金属栅极材料前，半导体器件的形成方法还包括：去除保护层。
可选地，保护层的材料为氮化硅、氮氧化硅、掺硼的氮氧化硅、掺碳的
氮氧化硅或二氧化硅。
可选地，保护层的形成方法为化学气相沉积或是原子层沉积。
可选地，保护层的厚度为可选地，第一栅氧化层的形成方法为热氧化工艺。
可选地，第一栅氧化层的厚度为可选地，第二栅氧化层的材料为二氧化硅或氮氧化硅。
可选地，第二栅氧化层的厚度为可选地，第二栅氧化层的形成方法为化学气相沉积、物理气相沉积或是
原子层沉积。
可选地，伪栅材料层为多晶硅层。
可选地，多晶硅层的厚度为可选地，第一栅氧化层的厚度大于第二栅氧化层的厚度。
可选地，第一区域用于形成核心器件，第二区域用于形成输入/输出器件。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底上形成第一栅氧化层后，在半导体衬底的第二区域的第一
栅氧化层上形成保护层，之后在半导体衬底上形成介质层，并去除介质层内
的伪栅材料层，在第一区域和第二区域的介质层内分别形成第一栅极开口和
第二栅极开口后，第一栅极开口露出第一介质层，第二栅极露出保护层；之
后，以保护层为掩模去除第一栅极开口内的第一栅氧化层时，保护层可保护
第二栅极开口内的第一栅氧化层，以避免第二栅极开口内的第一栅氧化层受
到损伤，之后在第一栅氧化层内形成第二栅氧化层，用以调节第一栅极开口
和第二栅极开口内的栅氧化层的厚度。
采用本发明提供的技术方案，可在半导体衬底不同的区域的栅极开口内
形成厚度不一的栅氧化层；此外，相比现有技术，本发明免去了在去除半导
体衬底的目标区域的栅极开口内的栅氧化层，以形成另一栅氧化层过程中，
需要在半导衬底其余各个区域的栅极开口内填充光刻胶层，以作为阻挡层，
之后完成目标区域内的另一栅氧化层形成后，再去除光刻胶层的繁琐步骤，
不仅可简化工艺流程，而且可避免在向其余区域栅极开口内填充光刻胶层时，
因为光刻胶层填充质量较差，从而在去除目标区域内的栅氧化层时，造成光
刻胶层受损而导致光刻胶层下方的栅氧化层受损；以及在去除目标区域内的
光刻胶层时，光刻胶残留在栅极开口内，而影响去除目标区域内的栅氧化层
的效果；或是，去除其余区域内的光刻层时，光刻胶层残留在栅极开口内，
从而影响后续形成于栅极开口内的栅极的质量等缺陷。
进一步可选地，保护层的材料为高K栅极介质层，在以保护层为掩模去
除第一栅极开口内的第一栅氧化层，并形成第二栅氧化层后，可直接在保护
层上形成高K栅极介质层，并在第一栅极开口和第二栅极开口内填充金属栅
极材料，以形成金属栅极，从而进一步简化工艺流程。
附图说明
图1～8为现有的具有的Core器件和I/O器件结构的半导体器件的结构示
意图；
图9至图18为本发明半导体器件的形成方法一实施例各步骤中半导体器
件结构示意图；
图19至图22为本发明半导体器件的形成方法另一实施例各步骤中半导
体器件结构示意图。
具体实施方式
由背景技术可知，采用现有工艺形成的具有的Core器件和I/O器件结构
的半导体器件的性能仍无法满足半导体器件发展需求。分析其原因：
通常情况下，I/O器件的工作电压比Core器件的工作电压大的多，为防
止电击穿等问题，当器件的工作电压越大时，要求器件的栅氧化层的厚度越
厚，因此，输入/输出器件的栅氧化层的厚度通常大于核心器件的栅氧化层的
厚度。
参考图1～图8为具有的核心(Core)器件和周边(I/O)器件(或称为输
入/输出器件)结构的半导体器件现有的制备工艺，包括：
步骤一，参考图1，提供半导体衬底100，半导体衬底100包括Core区
域I和I/O区域II；在Core区域I和I/O区域II上形成第一栅氧化层110；
步骤二，参考图2，在I/O区域II的栅氧化层110上形成掩模层121，之
后以掩模层121为掩模，去除Core区域I上的第一栅氧化层110，露出Core
区域I的半导体衬底100表面；
步骤三，参考图3，去除掩模层121后，在Core区域I的半导体衬底100
表面以及I/O区域II上的第一栅氧化层110表面形成第二栅氧化层111，使得
I/O区域II的栅氧化层厚度大于Core区域I上的栅氧化层厚度；
步骤四，参考图4，在第二栅氧化层111上形成伪栅层(图中未标号)，
并刻蚀伪栅层、第一栅氧化层110和第二栅氧化层111后，在Core区域I和
I/O区域II上形成伪栅112，在Core区域I的保留第二栅氧化层作为第三栅氧
化层113，在I/O区域II保留的第一栅氧化层和第二栅氧化层形成第四栅氧化
层114；之后在半导体衬底100上形成介质层130；
步骤五，参考图5，去除伪栅112，在介质层130的Core区域I和I/O区
域II内分别形成栅极开口141和142，其中，在栅极开口141底部露出第三
栅氧化层113，在栅极开口142底部露出第四栅氧化层114；
步骤六，参考图6，在栅极开口141和142内填充满光刻胶掩模150；
步骤七，参考图7，去除栅极开口141内的光刻胶掩模，保留位于栅极开
口142内的光刻胶掩模152，并以光刻胶掩模152为掩模去除栅极开口141内
的第三栅氧化层113，之后在栅极开口141内形成另一栅氧化层115；
步骤八，参考图8，在去除栅极开口142内的光刻胶掩模152后，向栅极
开口141和142内填充金属栅极材料，形成金属栅极161和162。
但实际操作过程中，结合参考图7和图8，现有工艺中，在去除栅极开口
141和142内的光刻胶掩模150时，会残留有部分的光刻胶掩模151，在栅极
开口142内残留光刻胶掩模154；尤其是随着集成电路的特征尺寸也不断减小，
栅极开口141和142的深宽比不断增加，残留的光刻胶掩模151和153的量
不断增多，残留的光刻胶掩模151对去除第三栅氧化层113以形成另一栅氧
化层115造成障碍，而且残留的光刻胶掩模151和154还会影响后续形成的
金属栅极161和162性能。
此外，基于即栅极开口141和142的深宽比增加，在执行步骤六时，光
刻胶掩模150无法充实地填充满栅极开口141和142，在光刻胶层150内形成
较大的孔洞(图中未显示)，因而在执行步骤七时，光刻胶掩模152内存有较
多孔洞，致使刻蚀栅极开口141内的第三栅氧化层113时，光刻胶掩模152
被刻穿而伤及栅极开口142底部露出第四栅氧化层114，进而影响后续形成的
半导体器件性能。
为此，本发明提供了一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一
区域用于形成核心器件，所述第二区域用于形成输入/输出器件；在所述半导
体衬底上形成第一栅氧化层后，在所述第二区域的第一栅氧化层上形成保护
层，之后在第一区域的第一栅氧化层和所述保护层上形成伪栅材料层；在刻
蚀所述伪栅材料层、保护层和第一栅氧化层后，在第一区域和第二区域上分
别形成第一伪栅结构和第二伪栅结构；在第一栅极结构和第二栅极结构之间
的半导体衬底上形成介质层后，去除所述第一伪栅结构和第二伪栅结构内的
伪栅材料层，在第一区域和第二区域的介质层内分别形成第一栅极开口和第
二栅极开口，其中所述第一栅极开口露出所述第一栅氧化层，所述第二栅极
开口露出所述保护层；以所述保护层为掩模去除所述第一栅极开口内的第一
栅氧化层，露出所述半导体衬底，并在所述第一栅极开口内的半导体衬底上
形成第二栅氧化层；在所述第一栅极开口和第二栅极开口内填充金属栅极材
料，在所述第一栅极开口内形成第一金属栅极，在所述第二栅极开口内形成
第二金属栅极。
采用本发明提供的技术方案，可在半导体衬底不同的区域的栅极开口内
形成厚度不一栅氧化层；且相比现有技术，本发明免去了在去除半导体衬底
的目标区域的栅极开口内的栅氧化层，以形成另一栅氧化层过程中，需要在
半导衬底其余各个区域的栅极开口内填充光刻胶层，以作为阻挡层，之后完
成目标区域内的另一栅氧化层形成后，再去除光刻胶层的繁琐步骤。
上述技术方案不仅可简化工艺流程，而且一方面，可避在向其余区域栅
极开口(本发明中为第二栅极开口)内填充光刻胶层时，光刻胶层填充质量
较差，从而在去除目标区域内(本发明中为第一栅极开口)的栅氧化层(第
一栅氧化层)时，造成光刻胶层受损而导致光刻胶层下方的栅氧化层(即第
二栅极开口内的第一栅氧化层)受损；另一方面，在去除目标区域内的光刻
胶层时(如，在第二区域形成光刻胶掩模过程中，需要先在半导体衬底上覆
盖光刻胶层，之后去除第一区域的光刻胶层，以保留第二区域的光刻胶层)，
光刻胶残留在栅极开口(本发明中为第一栅极开口)内，而影响去除目标区
域内的栅氧化层(本发明中为第一栅极开口的第一栅氧化层)的效果；又一
方面，去除其余区域内的光刻层(如，第二区域上的光刻胶层)时，光刻胶
层残留在栅极开口(第二栅极开口)内，从而影响后续形成于栅极开口内的
栅极的质量等缺陷。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图
对本发明的具体实施例做详细的说明。
实施例1
图9至图18为本发明第一实施例提供的半导体器件的形成方法中，各步
骤中的半导体器件的结构示意图。
请参考图9，本实施例提供的半导体器件的形成方法包括：
提供半导体衬底200，半导体衬底包括第一区域I和第二区域II。
半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；
半导体衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；半导体
衬底200表面还可以形成若干外延界面层或应变层以提高半导体器件的电学
性能。
在本发明的实施例中，半导体衬底200为Si衬底。
本实施例中，第一区域I用于形成核心(Core)器件，第二区域II用于
形成输入/输出(I/O)器件。第一区域I和第二区域II可以相邻也可以相隔。
在半导体衬底200内还可以形成隔离结构，如浅沟槽隔离结构。浅沟槽
隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，浅
沟槽隔离结构主要用于隔离第一区域I和第二区域II，防止不同半导体器件之
间电性连接。
在本实施例中，半导体衬底200内形成浅沟槽隔离结构(图中未标号)，
浅沟槽隔离结构内填充氧化硅。
请继续参考图9，在第一区域I和第二区域II的半导体衬底200上形成第
一栅氧化层210。
本实施例中，第一栅氧化层210的材料为氧化硅，形成工艺为热氧化工
艺。
但在本实施例外的其他实施例中，第一栅氧化层210的材料还可以为氮
氧化物，形成工艺还包括化学气相沉积或是原子层沉积等其他形成方法，本
领域内常用的栅氧化层材料，以及形成方法均适用于本发明中，本发明对第
一栅氧化层的材料以及形成方法并不做限定。
可选地，第一栅氧化层210的厚度为接着，在第一栅氧化层210上形成保护层220。
保护层220的材料为与第一栅氧化层210具有较高刻蚀选择比的材料；
后续工艺中，需要去除部分的保护层以露出下方的第一栅氧化层210，并以剩
余的保护层为掩模去除该部分露出的第一栅氧化层。
本实施例中，所述保护层220的材料为高k介电材料。
可选地，高K介电材料包括：LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、
HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3、Al2O3或Si3N4，
所述保护层220的形成方法包括化学气相沉积以及物理气相沉积等各种形成
工艺。本发明对高K介电材料的形成方法并不做限定。
若保护层220的厚度过小，后续以剩余的保护层为掩模去除该部分露出
的第一栅氧化层时，保护层消耗殆尽无法保护其下方的第一栅氧化层不受损
伤；保护层220的厚度过大，会造成诸如影响后续形成的半导体器件尺寸，
从而影响半导体器件质量。
本实施例中，保护层220的厚度为接着参考图10，在半导体衬底200的第二区域II上形成掩模层230，之
后以掩模层230为掩模，刻蚀第一区域I上的保护层220至露出第一区域I上
的第一栅氧化层210，而在第二区域II的第一栅氧化层210上保留保护层221。
可选地，掩模层230为光刻胶掩模，其形成方法包括：先在半导体衬底
200上覆盖光刻胶层，之后经曝光显影工艺去除第一区域I上的光刻胶层，保
留所述第二区域II上的光刻胶层。所述保留第二区域II上的光刻胶层作为掩
模层230。上述掩模层230的形成工艺为本领域成熟技术，在此不再赘述。
参考图11，去除第一区域I上的保护层后，去除掩模层230；
之后，在半导体衬底200的第一区域I的第一栅氧化层和第二区域II剩
余的保护层221上形成伪栅材料层(图中未显示)，并刻蚀伪栅材料层、保护
层221以及第一栅氧化层210，在半导体衬底200的第一区域I和第二区域II
内分别形成第一伪栅结构310和第二伪栅结构320。
本实施例中，第一伪栅结构310包括：位于第一区域I的半导体衬底200
上剩余的第一栅氧化层223和位于第一栅氧化层223上的伪栅材料层241；
所述第二伪栅结构320包括：位于第二区域II的半导体衬底200上剩余
的第一栅氧化层224，以及依次位于第一栅氧化层224上的保护层225和伪栅
材料层242。
本实施例中，伪栅材料层的材料为多晶硅，形成方法为化学气相沉积。
但在除本实施例外的其他实施例中，伪栅材料层的材料还可以是单晶硅
等其他材料，形成方法还包括化学气相沉积、炉管沉积法或是物理气相沉积
等。本发明对伪栅材料层的材料以及制备方法并不做限定。
可选，伪栅材料层的厚度为本实施例中，第一伪栅结构310还可以包括包覆在第一栅氧化层223和
伪栅材料层241侧壁的第一侧墙243；第二伪栅结构320还包括包覆在第一栅
氧化层224、保护层225和伪栅材料层242侧壁的第二侧墙244。
值得注意的是，第一侧墙243和第二侧墙244可以是单层结构，也可以
是多层结构，第一侧墙243和第二侧墙的材料可以是氧化硅、氮化硅或氮氧
化硅。第一侧墙243和第二侧墙244技术为本领域的成熟技术，本发明对第
一侧墙243和第二侧墙244的结构、材料并不做限定。
在形成第一伪栅结构310和第二伪栅结构320后，可对半导体衬底进行
离子掺杂，并进行退火工艺从而在半导体衬底200内形成第一伪栅结构310
和第二伪栅结构320的源极和漏极(图中未显示)。
参考图12，之后，在半导体衬底200上形成介质层250。
本实施例中，所述介质层250填充满所述第一伪栅结构310和第二伪栅
结构320之间空间，且所述介质层250的表面与第一伪栅结构310和第二伪
栅结构320上端面齐平，且露出伪栅材料层241和242。
可选地，在形成介质层250之前，可先在第一伪栅结构310和第二伪栅
结构320，以及半导体衬底200的表面形成阻挡层245。在后续半导体器件的
制备工艺中，需要刻蚀介质层250形成露出第一伪栅结构310和第二伪栅结
构320的源极和漏极的通孔，用于形成金属插塞，所述阻挡层245可作为刻
蚀所述介质层250的阻挡层，以减小刻蚀介质层250时造成源极和漏极损伤，
并在所述介质层250内形成用于形成金属插塞的通孔后，使通孔底部露出所
述阻挡层，之后再去除所述阻挡层露出所述半导体衬底200。所述阻挡层245
为本领域成熟技术在此不再赘述。
介质层250的形成工艺包括：先在半导体衬底200上形成覆盖第一伪栅
结构310和第二伪栅结构320的介质层材料；之后采用化学机械抛光等平坦
化工艺去除第一伪栅结构310和第二伪栅结构320上的介质层材料等结构，
至露出伪栅材料层241和242。
本实施例中，介质层250的材料为氧化硅，形成方法为化学气相沉积法。
但除本实施例外的其他实施例中，介质层250的材料还可以是氧化硅以
及含碳氧化物等材料，形成方法还可以是原子层沉积法和物理气相沉积等方
法。本发明对介质层250的材料和形成方法不做限定。
参考图13，之后去除第一伪栅结构310和第二伪栅结构320内的伪栅材
料层241和242，形成在所述第一区域I的介质层内形成第一栅极开口261，
在所述第二区域II的介质层内形成第二栅极开口262。
所述第一栅极开口261露出第一栅氧化层223，所述第二栅极开口262露
出保护层225。
本实施例中，去除伪栅材料层241和242的步骤包括：采用干法刻蚀工
艺刻蚀去除伪栅材料层241和242。
作为一个具体实施例，干法刻蚀工艺为反应离子刻蚀，反应离子刻蚀工
艺的工艺参数为：刻蚀气体为HBr、O2、Cl2和He，刻蚀反应腔室压强为2
毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦
至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
在除本实施例的其他实施例中，还可采用湿法刻蚀工艺去除伪栅材料层
241和242，本发明对于去除伪栅材料层241和242的方法不做限定。
之后，参考图14，以保护层225为掩模去除第一栅极开口261内的第一
栅氧化层223，露出半导体衬底200。
本实施例中，采用第一栅氧化层223与保护层225刻蚀选择比较大的刻
蚀工艺以去除第一栅氧化层223，从而避免第二栅极开口262内，位于保护层
225下方的第一栅氧化层224受损。
具体地，本实施例中，采用各向同性的干法刻蚀工艺去除第一栅极开口
261内的第一栅氧化层223，以提高第一栅氧化层223的去除效率。
可选地，干法刻蚀工艺为SiCoNi工艺，具体参数包括：功率10W～100W，
刻蚀气体包括NH3、NF3、He，其中，NH3的流量为0sccm～500sccm，NF3的
流量为20sccm～200sccm，且NF3和NH3的比例小于或等于2:10，He的流量
为400sccm～1200sccm。
在除本实施例外的其他实施例中，可采用以稀释氢氟酸溶液(可选地，
氢氟酸和去离子水的体积比为1:100至1:1000之间)作为湿法刻蚀剂，采用
湿法刻蚀工艺去除第一栅极开口261内的第一栅氧化层223，而第二栅极开口
262内的保护层225可保护其下方的第一栅氧化层224免受损伤。
参考图15，去除第一栅极开口261内的第一栅氧化层223之后，再于所
述第一栅极开口261上的半导体衬底200表面形成第二栅氧化层226。
本实施例中，第一区域I用于形成核心(Core)器件，第二区域II用于
形成输入/输出(I/O)器件，后续制得的半导体器件中，第一区域I内形成的
核心器件的工作电压比第二区域II内形成的输入/输出器件的工作电压小。为
防止电击穿等问题，当器件的工作电压越大时，要求器件的栅氧化层的厚度
越厚，因而第二栅氧化层226的厚度小于第二栅极开口262内的第一栅氧化
层224的厚度。
可选地，第二栅氧化层226的厚度为之间。
本实施例中，第二栅氧化层226的材料为氧化硅，形成工艺为热氧化工
艺。
但在除本实施例外的其他实施例中，第二栅氧化层226的材料可以是氮
氧化硅等材料，其形成工艺可以为化学气相沉积或是物理气相沉积等工艺，
本发明对第二栅氧化层226的材料和形成工艺并不做限定。
之后，可在第一栅极开口261的第二栅氧化层226上方，以及第二栅极
开口262内的保护层225的上方形成分别填充满所述第一栅极开口261和第
二栅极开口262的金属栅极材料，从而在第一栅极开口内形成第一金属栅极，
在第二栅极开口内形成第二金属栅极。
结合参考图15和16，本实施例中，在第一栅极开口261和第二栅极开口
262内填充金属栅极材料前，先在半导体衬底200上形成高K栅极介质层270，
高K栅极介质层270的材料为高K介电材料。
可选地，高K介电材料包括：LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、
HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3、Al2O3或Si3N4。
形成方法包括化学气相沉积以及物理气相沉积等各种形成工艺。本发明对高K
介电材料的形成方法并不做限定。
高K栅极介质层270与第一栅极开口261内的第二栅氧化层226，以及
与第二栅极开口262内的保护层225、第一栅氧化层224共同起绝缘作用，从
而提高后续形成的金属栅极与半导体衬底之间的电隔离效果。
若高K栅极介质层270过厚，增大后续形成的半导体器件的尺寸，若高
K栅极介质层270过薄，无法起到足够的绝缘效果，从而影响后续形成的半
导体器件性能。
进一步可选地，所述高K栅极介质层270的厚度为本实施例中，高K栅极介质层270覆盖介质层250表面、第一栅极开口
261的侧壁和底面(即第二栅氧化层226表面)，以及第二栅极开口262的侧
壁和底面(即保护层225表面)。
之后，参考图17，在半导体衬底200的表面形成金属栅极材料280，金
属栅极材料280填充第一栅极开口261和第二栅极开口262，以及介质层250
表面。
金属栅极材料包括Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、
TaSiN、W、WN或WSi等各类材料。本发明对金属栅极材料并不做限定。
再结合参考图18，采用化学机械研磨等平坦化工艺去除介质层250上的
金属栅极材料280和高K栅极介质层270，使金属栅极材料表面与介质层250
表面齐平，从而在第一栅极开口261内形成第一金属栅极291，在第二栅极开
口262内形成第二金属栅极292。
本实施例中，以高K介电材料作为保护层覆盖在第二栅极开口的第一栅
氧化层上方，从而在去除第一栅极开口内的第一栅氧化层时，所述保护层可
保护其下方的第一栅氧化层免受损伤；之后去除第一栅极开口内的第一栅氧
化层后，在第一栅极开口底部形成第二栅氧化层，以作为后续形成的第一金
属栅极的栅氧化层，同时使第二栅氧化层的厚度区别于第一栅氧化层厚度，
从而使后续形成的第一金属栅极的栅氧化层(即第二栅氧化层)的厚度区别
于第二金属栅极的栅氧化层(即第一栅氧化层)的厚度，进而使第一金属栅
极和第二金属栅极适用不同的工作电压。
而且基于保护层采用高K介电材料制成，因而可在完成第一栅极开口内
的第一栅氧化层去除步骤后，保留所述第二栅极开口内的保护层，在保护层
上形成金属栅极材料。保护层可加强后续形成的第二金属栅极与半导体衬底
之间的电隔绝作用，
本实施例提供的半导体器件的形成方法可以简化形成具有不同工作电压
的器件的工艺，同时提高后续形成的半导体器件性能。
实施例2
图19至图22为本发明第一实施例提供的半导体器件的形成方法中，半
导体器件的结构示意图。
本实施例提供的半导体器件的形成方法与实施例1提供的半导体器件的
形成方法的技术方案大致相同，其区别仅在于：
参考图19，实施例1中，形成于第一栅氧化层210上的保护层220(图9
所示)材料为高K介电材料，本实施例中，保护层220的材料非高K介电材
料，但保护层220的材料为与第一栅氧化层210同样具有较高刻蚀选择比的
材料。
可选地，保护层的材料为氮化硅、氮氧化硅、掺硼的氮氧化硅、掺碳的
氮氧化硅或二氧化硅。
本实施例中，保护层的材料为氮化硅，形成工艺为化学气相沉积。
进一步可选地，保护层220的厚度为继续参考图19，在第一栅极开口261内形成第二栅氧化层226后，去除
第二栅极开口262内的保护层，露出第一栅氧化层224。
本实施例中，可采用磷酸为湿法刻蚀剂的湿法刻蚀工艺去除保护层。
之后结合参考图20～22，与实施例1相似，在第一栅极开口261和第二栅
极开口262的底部和侧壁形成高K栅极介质层271，并在半导体衬底200上
形成金属栅极材料281，金属栅极材料281填充满第一栅极开口261和第二栅
极开口262；在以平坦化工艺去除介质层250上方的金属栅极材料281和高K
栅极介质层271，使金属栅极材料281表面与介质层250表面齐平后，在第一
栅极开口261内形成第一金属栅极293，在第二栅极开口262内形成第二金属
栅极294。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，
在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保
护范围应当以权利要求所限定的范围为准。