半导体器件及其形成方法与流程

本发明涉及半导体制作领域技术，特别涉及一种半导体器件及其形成方法。

背景技术：

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。

目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力(Compressive Stress)，以提高PMOS器件的性能。采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的张应力(Tensile Stress)，以提高NMOS器件的性能。

但是在实际应用中发现，现有技术形成的半导体器件的短沟道效应问题显著，且有较大的漏电流。

技术实现要素：

本发明解决的问题是解决解决现有技术中的短沟道效应问题，减小半导体器件中的漏电流。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面形成有栅极结构；刻蚀所述栅极结构两侧的部分厚度的衬底，在所述衬底内形成凹槽；在所述凹槽内靠近栅极结构一侧的侧壁表面形成扩散阻挡层；在所述扩散阻挡层表面形成应力层，且所述应力层填充满所述凹槽；对所述应力层进行掺杂处理，在所述应力层内形成重掺杂区。

可选的，所述扩散阻挡层适于阻挡重掺杂区中掺杂离子向栅极结构下方的衬底内扩散；所述扩散阻挡层内具有缺陷修复原子。

可选的，所述缺陷修复原子为碳原子；所述扩散阻挡层的材料为碳化硅。

可选的，所述缺陷修复原子还包括氮原子或氟原子。

可选的，所述扩散阻挡层的厚度为10埃至50埃；所述扩散阻挡层中碳原子的原子浓度为5E13atom/cm³至5E14atom/cm³。

可选的，所述扩散阻挡层覆盖于所述凹槽的底部表面和侧壁表面。

可选的，采用离子注入工艺形成所述扩散阻挡层；离子注入工艺的工艺参数为：注入离子为碳离子，注入能量为100ev至2kev，注入剂量为5E13atom/cm²至5E14atom/cm²。

可选的，采用选择性外延工艺形成所述扩散阻挡层；选择性外延工艺的工艺参数为：提供硅源气体、碳源气体、H₂和HCl，其中，硅源气体为SiH₄或SiH₂Cl₂，碳源气体为CH₄、C₂H₆或C₃H₈，硅源气体流量为10sccm至500sccm，碳源气体流量为10sccm至500sccm，H₂流量为100sccm至50000sccm，HCl流量为100sccm至50000sccm，选择性外延的温度为450摄氏度至600摄氏度。

可选的，形成的半导体器件为NMOS晶体管时，所述扩散阻挡层中还包括磷离子；形成的半导体器件为PMOS晶体管时，所述扩散阻挡层中还包括硼离子。

可选的，所述凹槽的剖面形状为U形、方形或Σ型。

可选的，形成的半导体器件为PMOS晶体管，所述应力层的材料为SiGe或SiSn；所述掺杂处理的掺杂离子为硼离子。

可选的，形成的半导体器件为NMOS晶体管，所述应力层的材料为SiC； 所述掺杂处理的掺杂离子为磷离子。

可选的，在形成所述凹槽之前，还包括步骤：在所述栅极结构两侧的衬底内形成轻掺杂区，所述轻掺杂区的掺杂离子类型与重掺杂区的掺杂离子类型相同；在所述栅极结构两侧的衬底内形成口袋区，所述口袋区位于轻掺杂区的底部，且所述口袋区的掺杂离子类型与重掺杂区的掺杂离子类型相反。

可选的，在形成所述轻掺杂区之后形成凹槽之前，还包括步骤：在所述栅极结构侧壁表面形成侧墙。

本发明还提供一种半导体器件，包括：衬底；位于所述衬底表面的栅极结构；位于所述栅极结构两侧的衬底内的凹槽；位于所述凹槽内靠近栅极结构一侧的侧壁表面的扩散阻挡层；位于所述扩散阻挡层表面的应力层，且所述应力层填充满所述凹槽；位于所述应力层内的重掺杂区。

可选的，所述扩散阻挡层适于阻止重掺杂区中掺杂离子向栅极结构下方的衬底内扩散；所述扩散阻挡层内具有缺陷修复原子。

可选的，所述缺陷修复原子为碳原子；所述扩散阻挡层的材料为碳化硅。

可选的，所述缺陷修复原子还包括氮原子或氟原子。

可选的，所述扩散阻挡层覆盖于所述凹槽的底部表面和侧壁表面；所述扩散阻挡层的厚底为10埃至50埃；所述扩散阻挡层中碳原子的原子浓度为5E13atom/cm³至5E14atom/cm³。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件形成方法的技术方案中，刻蚀栅极结构两侧的部分厚度的衬底，在衬底内形成凹槽；然后在凹槽内靠近栅极结构一侧的侧壁表面形成扩散阻挡层；在所述扩散阻挡层表面形成应力层，且所述应力层填充满所述凹槽；对所述应力层进行掺杂处理，在所述应力层内形成重掺杂区。所述扩散阻挡层能够阻止重掺杂区中的掺杂离子向栅极结构下方的衬底内扩散，从而有效改善短沟道效应，提高源漏击穿电压，减小半导体器件的漏电流，改善半导体器件的电学性能。

进一步，所述扩散阻挡层的厚度为10埃至50埃，使得扩散阻挡层既具 有较好的阻止重掺杂区中的掺杂离子扩散的作用，又不会对半导体器件的电学性能起到不良影响。

进一步，采用选择性外延工艺形成扩散阻挡层，避免向衬底内引入晶格损伤，并且较易精确控制形成的扩散阻挡层的厚度。

更进一步，所述扩散阻挡层覆盖于凹槽的底部表面和侧壁表面，使得形成扩散阻挡层的工艺难度低，且扩散阻挡层还能够防止重掺杂区中的掺杂离子向应力层下方扩散。

本发明还提供一种结构性能优越的半导体器件，包括：衬底；位于所述衬底表面的栅极结构；位于所述栅极结构两侧的衬底内的凹槽；位于所述凹槽靠近栅极结构的侧壁表面的扩散阻挡层；位于所述扩散阻挡层表面的应力层，且所述应力层填充满所述凹槽；位于所述应力层内的重掺杂区。所述扩散阻挡层能够阻止重掺杂区中的掺杂离子向栅极结构下方的衬底内扩散，从而改善半导体器件的短沟道效应，提高源漏击穿电压，减小半导体器件的漏电流。

附图说明

图1为一实施例提供的形成半导体器件的流程图；

图2至图7为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的短沟道效应显著，源漏击穿电压低，且存在漏电流大的问题。

经研究发现，半导体器件的形成工艺包括以下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底表面形成有栅极结构；步骤S2、对所述栅极结构两侧的半导体衬底进行第一离子注入，形成轻掺杂区(LDD)；步骤S3、对所述轻掺杂区两侧靠近沟道区的半导体衬底进行第二离子注入，形成口袋区(Pocket)；步骤S4、在所述栅极结构两侧形成侧墙；以所述侧墙为掩膜，刻蚀去除栅极结构两侧部分厚度的半导体衬底，形成凹槽；步骤S5、 形成填充满所述凹槽的应力层；对所述栅极结构两侧的应力层进行第三离子注入，形成重掺杂区。

随着半导体器件尺寸的不断减小，栅极结构的栅介质层厚度不断减小，栅极结构下方的沟道区长度也随之减小，当沟道区长度减小到一定尺寸时，上述方法形成的半导体器件的短沟道效应问题越来越明显，包括感应势垒降低、源漏穿通(Source to Drain Punch Through)、饱和电流(I_dsat)减小等问题随之出现；而重掺杂区中的掺杂离子为硼离子或磷离子，所述硼离子或磷离子会向栅极结构下方的半导体衬底内扩散，进而进一步加剧了短沟道效应问题，半导体器件中的漏电流问题更为显著。

为了改善短沟道效应以及漏电流问题，通常采用的方法为：调整形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，使得半导体衬底内靠近沟道区的耗尽区宽度变窄，以阻挡硼离子或磷离子扩散，或者弥补硼离子或磷离子扩散带来的问题，以期改善半导体器件的短沟道效应，减小漏电流，增加半导体器件的饱和电流值。

针对半导体器件的形成方法进行进一步研究发现，尽管调整了形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，形成的半导体器件的短沟道效应问题仍然存在。这主要是由以下原因造成的：

为了提高半导体器件的运行速率，增加沟道区的载流子迁移率，半导体器件的形成方法包括步骤S4和步骤S5，在半导体衬底内形成应力层，所述应力层向沟道区施加压应力或张应力，以提高沟道区的载流子迁移率。步骤S4中，在栅极结构两侧的半导体衬底内形成凹槽，所述形成凹槽的过程中，位于半导体衬底的轻掺杂区和口袋区也会被部分或全部去除，使得靠近沟道区的耗尽区变宽。并且，由于重掺杂区中含有高浓度的硼离子或磷离子，所述硼离子或磷离子容易向栅极结构下方的衬底内扩散，从而加剧了半导体器件的短沟道效应的问题，使得半导体器件的感应势垒降低、漏电流增加、源漏击穿电压降低。

为此，本发明提供一种半导体器件的形成方法，提供衬底，所述衬底表面形成有栅极结构；刻蚀所述栅极结构两侧的部分厚度的衬底，在所述衬底 内形成凹槽；在所述凹槽靠近栅极结构的侧壁表面形成扩散阻挡层；在所述扩散阻挡层表面形成应力层，且所述应力层填充满所述凹槽；对所述应力层进行掺杂处理，在所述应力层内形成重掺杂区。所述扩散阻挡层会阻挡重掺杂区中的掺杂离子向栅极结构下方的衬底内扩散，从而改善半导体器件的短沟道效应，提高源漏击穿电压，减小半导体器件中的漏电流，改善半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图7为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图2，提供衬底100，所述衬底100表面形成有栅极结构。

所述衬底100的材料为硅、锗、锗化硅、碳化硅或砷化镓；所述衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述衬底100表面还可以形成若干外延界面层或应力层以提高半导体器件的电学性能。

本实施例中，所述衬底100为硅衬底，所述衬底100内还可以形成前沟槽隔离结构。

还可以对衬底100进行掺杂形成掺杂阱区，所述掺杂阱区的掺杂类型为N型掺杂或P型掺杂。形成的半导体器件为PMOS晶体管时，所述掺杂阱区的掺杂类型为N型掺杂，N型掺杂的掺杂离子为磷、砷或锑；形成的半导体器件为NMOS晶体管时，所述掺杂阱区的掺杂类型为P型掺杂，P型掺杂的掺杂离子为硼、镓或铟。

本实施例以形成的半导体器件为PMOS晶体管作为示例，衬底100内掺杂阱区的掺杂离子为磷离子。

所述栅极结构为替代栅极结构、金属栅极结构或多晶硅栅极结构。所述栅极结构包括：位于衬底100表面的栅氧化层111、位于所述栅氧化层111表面的栅电极层112、位于所述栅电极层112表面的栅掩蔽层113。

所述栅氧化层111的材料为SiO₂或高k介质材料(相对介电常数大于氧 化硅的相对介电常数的材料，其中，氧化硅的相对介电常数约为3.9)，所述高k介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。所述栅电极层112可以为单层结构或多层结构，所述栅电极层112的材料为多晶硅、TiN、TaN、WAl、W、Al或Cu中的一种或几种。所述栅掩蔽层113的材料为氮化硅。所述栅掩蔽层113起到保护栅电极层112的租用，防止后续工艺对栅电极层112造成损伤。

本实施例以栅极结构为多晶硅栅极结构为例，所述栅氧化层111的材料为氧化硅，所述栅电极层112的材料为多晶硅。

参考图3，对所述栅极结构两侧的衬底100进行第一掺杂，在所述栅极结构两侧的衬底100内形成轻掺杂区101；在所述靠近栅极结构的轻掺杂区101外侧区域进行第二掺杂，在所述栅极结构两侧的衬底100内形成口袋区102，所述口袋区102位于轻掺杂区101的底部。

采用离子注入工艺形成所述轻掺杂区101；本实施例中形成的半导体器件为PMOS晶体管，则轻掺杂区101的掺杂类型为P型掺杂，所述轻掺杂区101的掺杂离子为硼、镓或铟。

作为一个实施例，所述离子注入工艺的工艺参数为：以B⁺或者BF₂⁺形式进行离子注入，注入能量为1kev至10kev，注入剂量为5E13atom/cm²至5E15atom/cm²。

形成的半导体器件为NMOS晶体管时，则轻掺杂区的掺杂类型为N型掺杂，所述轻掺杂区的掺杂离子为磷、砷或锑。

采用例子中注入工艺形成所述口袋区102；所述口袋区102也可称halo区，可起到抑制短沟道效应的作用。所述口袋区102的掺杂类型与轻掺杂区101的掺杂类型相反，本实施例中，形成的半导体器件为PMOS晶体管，口袋区102的掺杂类型为N型掺杂，口袋区102的掺杂离子可以为磷、砷或锑。

在形成所述轻掺杂区101和口袋区102之后，还可以进行退火处理，一方面激活轻掺杂区101和口袋区102的掺杂离子，另一方面还可以修复离子注入工艺引入的晶格损伤。

本实施例以先形成轻掺杂区101后形成口袋区102为例，在其他实施中 还可以先形成口袋区然后形成轻掺杂区。

在形成所述轻掺杂区101和口袋区102之前，还可以在栅极结构侧壁表面形成偏移侧墙，所述偏移侧墙的材料为氧化硅、氮化硅或氮氧化硅。

参考图4，形成覆盖于所述栅极结构侧壁表面的侧墙103。

所述侧墙103作为后续刻蚀形成凹槽的掩膜，起到保护栅极结构侧壁的作用。

在一个实施例中，所述侧墙103的形成步骤包括：形成覆盖于所述栅极结构顶部表面和侧壁表面的侧墙层，所述侧墙层还位于衬底100表面；回刻蚀所述侧墙层，刻蚀去除位于栅极结构顶部表面的侧墙层，同时刻蚀去除位于部分衬底表面的侧墙层，在所述栅极结构侧壁表面形成侧墙103。

所述侧墙103的材料为氧化硅、氮化硅或氮氧化硅；所述侧墙103为单层结构或叠层结构。本实施例以所述侧墙103为单层结构为例，所述侧墙103的材料为氮化硅。

参考图5，刻蚀去除位于所述栅极结构两侧的部分厚度的衬底100，在所述衬底100内形成凹槽104。

本实施例中，所述凹槽104的剖形状为sigma(Σ)型，Σ型的凹槽104侧壁向栅极结构下方的衬底内内凹，这种形状可以有效缩短器件沟道长度，满足器件尺寸小型化的要求；且Σ型的凹槽104具有在栅极结构下方较大下切的特点，这种形状凹槽104内形成应力材料可以对器件沟道区产生更大的应力。

所述Σ型的凹槽104的形成步骤包括：以所述侧墙103为掩膜，采用干法刻蚀工艺刻蚀去除栅极结构两侧的部分厚度的衬底100，在所述衬底100内形成预凹槽；采用湿法刻蚀工艺刻蚀所述预凹槽，在所述衬底100内形成凹槽104。

在一个实施例中，所述湿法刻蚀工艺的刻蚀液体为氨水或四甲基氢氧化铵溶液。由于采用氨水或四甲基氢氧化铵溶液作为湿法刻蚀的刻蚀液体时，湿法刻蚀对晶面(100)的刻蚀速率比对晶面(111)的刻蚀速率达，因此当 湿法刻蚀工艺完成后，形成Σ型的凹槽104。

在刻蚀栅极结构两侧的衬底形成凹槽104的过程中，轻掺杂区101和口袋区102会被部分或全部刻蚀去除，导致口袋区102起到的改善短沟道效应的作用较小。在其他实施例中，凹槽的剖面形状可以为方形或U形。

参考图6，在所述凹槽104内靠近栅极结构一侧的侧壁表面形成扩散阻挡层105。

所述扩散阻挡层105适于阻止后续形成的重掺杂区中掺杂离子向栅极结构下方的衬底100内扩散。

所述扩散阻挡层105的作用在于：后续会在凹槽内形成重掺杂区，栅极结构一侧的重掺杂区用于形成半导体器件的源极，栅极结构另一侧的重掺杂区用于形成半导体器件的漏极。形成的半导体器件为PMOS晶体管时，重掺杂区的掺杂离子为硼离子；形成的半导体器件为NMOS晶体管时，重掺杂区的掺杂离子为磷离子。由于形成凹槽104的过程中部分或全部的口袋区102被刻蚀去除，若硼离子或磷离子向栅极结构下方的衬底100内扩散的话，半导体器件的电学性能将受到严重不良影响。而本实施例中，所述扩散阻挡层105会阻挡磷离子或硼离子的扩散，防止磷离子或硼离子向栅极结构下方的衬底扩散，改善半导体器件的短沟道效应，减小半导体器件中的漏电流，提高半导体器件的源漏击穿电压(BVDS)。

所述扩散阻挡层105内具有缺陷修复原子。所述缺陷修复原子为碳原子，相应的扩散阻挡层105的材料为碳化硅。所述缺陷修复原子还包括氮原子或氟原子。形成的半导体器件为PMOS晶体管时，所述扩散阻挡层105中还可以具有硼离子；形成的半导体器件为NMOS晶体管时，所述扩散阻挡层105中还可以具有磷离子。

作为一种解释，扩散阻挡层105阻止磷离子或硼离子扩散的机理为：扩散阻挡层105中具有缺陷修复原子，所述缺陷修复原子会修复扩散阻挡层105中的空位缺陷或填隙原子缺陷，使得后续形成的重掺杂区中的硼离子或磷离子难以利用空位缺陷进行扩散，难以利用填隙原子缺陷进行扩散，从而避免硼离子或磷离子扩散至栅极结构下方的衬底100内。

所述扩散阻挡层105的厚度不宜过厚，否则扩散阻挡层105会对半导体器件的电学性能造成不良影响；所述扩散阻挡层105的厚度也不宜过薄，否则扩散阻挡层105起到的阻挡硼离子或磷离子扩散的能力过弱。为此，本实施例中，所述扩散阻挡层105的厚度为10埃至50埃，例如为20埃、30埃或40埃。

若扩散阻挡层105中的碳原子浓度过少，则扩散阻挡层105起到的阻挡硼离子或磷离子扩散的能力有限；若扩散阻挡层105中的碳原子浓度过大，则加剧了扩散阻挡层105的形成工艺难度。为此，本实施例中，所述扩散阻挡层105中的碳原子的原子浓度为5E13atom/cm³至5E14atom/cm³，为了进一步提高阻挡硼离子或磷离子扩散的能力，扩散阻挡层105中还可以包括氮原子，氮原子的原子浓度为1E18atom/cm³至3E19atom/cm³。

为了降低形成扩散阻挡层105的工艺难度，本实施例中，所述扩散阻挡层105覆盖于凹槽104的底部表面和侧壁表面。

在一个实施例中，可以采用离子注入工艺形成所述扩散阻挡层105，对所述凹槽104底部表面和侧壁表面注入碳离子，同时还可以对凹槽104底部表面和侧壁表面注入氮离子，从而在凹槽104底部表面和侧壁表面形成扩散阻挡层105。所述离子注入的工艺参数为：注入离子为碳离子，注入能量为100ev至2kev，注入剂量为5E13atom/cm²至5E14atom/cm²。

本实施例中，采用外延工艺，在所述凹槽104底部表面和侧壁表面形成扩散阻挡层105，可以避免离子注入工艺引入的晶格损伤，且采用外延工艺形成的扩散阻挡层105的厚度更易精确控制。

在一个具体实施例中，采用外延工艺形成扩散阻挡层105的工艺参数为：提供硅源气体、碳源气体、H₂和HCl，其中，硅源气体为SiH₄或SiH₂Cl₂，碳源气体为CH₄、C₂H₆或C₃H₈，硅源气体流量为10sccm至500sccm，碳源气体流量为10sccm至500sccm，H₂流量为100sccm至50000sccm，HCl流量为100sccm至50000sccm，选择性外延的温度为450摄氏度至600摄氏度。

在其他实施例中，也可以仅在凹槽内靠近栅极结构一侧的侧壁表面形成扩散阻挡层。在一个实施例中，可以通过离子注入的方式，仅在凹槽内靠近 栅极结构一侧的侧壁表面形成扩散阻挡层。

参考图7，在所述扩散阻挡层105表面形成应力层106，且所述应力层106填充满所述凹槽104(参考图6)。

待形成的半导体器件为PMOS晶体管时，所述应力层106的材料为SiGe或SiSn，能够对栅极结构下方的沟道区施加压应力，提高沟道区内的空穴迁移率；待形成的半导体器件为NMOS晶体管时，所述应力层106的材料为SiC，能够对栅极结构下方的沟道区施加张应力，提高沟道区内的电子迁移率。

可以采用选择性外延工艺，在所述凹槽104内形成所述应力层106。本实施例中，待形成的半导体器件为PMOS晶体管，所述应力层106的材料为SiGe，具体的，所述选择性外延工艺采用的反应气体包括锗源气体、硅源气体、HCl和H₂，其中，锗源气体为GeH₄，硅源气体包括SiH₄或SiH₂Cl₂等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H₂的流量为0.1slm～50slm，所述选择性外延的温度为600℃～800℃，所述应力层106中Ge与Si的摩尔比例为0.1～0.45。

本实施例中，在形成应力层106的过程中进行原位自掺杂，即在选择性外延工艺中的反应气体还包括硼源气体，如硼源气体为B₂H₆，应力层106中的硼原子浓度为1E18atom/cm³至3E20atom/cm³。在其他实施例中，还可以在选择性外延形成应力层106之后，对应力层106进行硼离子掺杂，例如可以对应力层106进行硼离子注入。

在本发明的其他实施例中，所述应力层106的材料为SiC时，形成所述SiC应力层106的选择性外延工艺采用的反应气体包括：碳源气体、硅源气体、HCl和H₂，其中，碳源气体为CH₄，硅源气体包括SiH₄或SiH₂Cl₂等含硅气体，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H₂的流量为0.1slm～50slm，温度为680℃～800℃，所述应力层106中C与Si的摩尔比为0.01～0.05。在进行选择性外延工艺形成应力层106的工艺过程中，反应气体还包括磷源气体，如磷源气体为PH₃，应力层106中磷原子浓度为5E18atom/cm³至5E21atom/cm³。还可以在选择性外延形成应力层106之后，对应力层进行磷离子掺杂，例如可以对应力层107进行磷离子注入。

本实施例中，在形成应力层106的过程中，对应力层106进行原位自掺杂处理，在应力层106内形成重掺杂区，所述重掺杂区的掺杂离子类型与轻掺杂区101的掺杂离子类型相同。在其他实施例中，也可以在应力层形成之后，对应力层进行掺杂处理，在应力层内形成重掺杂区。

本实施例中，在栅极结构两侧的衬底内形成凹槽，然后在凹槽底部表面和侧壁表面形成扩散阻挡层，所述扩散阻挡层能够有效的阻挡硼离子或磷离子向栅极结构下方的衬底100内扩散，从而改善半导体器件的短沟道效应，提高半导体器件的源漏击穿电压，减小半导体器件中的漏电流，进而改善半导体器件的电学性能。

本实施例还提供一种采用上述方法形成的半导体器件，请参考图7，所述半导体器件包括：

衬底100；

位于所述衬底100表面的栅极结构；

位于所述栅极结构两侧的衬底100内的凹槽；

位于所述凹槽内靠近栅极结构一侧的侧壁表面的扩散阻挡层105；

位于所述扩散阻挡层105表面的应力层106，且所述应力层106填充满所述凹槽；

位于所述应力层106内的重掺杂区。

所述衬底100的材料为硅、锗、锗化硅、砷化镓或镓化铟。本实施例中，所述衬底100的材料为硅。所述栅极结构包括：位于衬底100表面的栅氧化层111、位于所述栅氧化层111表面的栅电极层112、位于所述栅电极层112表面的栅掩蔽层113。

还可以包括：位于栅极结构两侧的衬底100内的轻掺杂区101；位于轻掺杂区101底部的口袋区102。其中，轻掺杂区101的掺杂离子类型与重掺杂区的掺杂离子类型相同，重掺杂区102的掺杂离子类型与重掺杂区的掺杂离子类型相反。

所述扩散阻挡层105适于阻止重掺杂区中掺杂离子向栅极结构下方的衬 底100内扩散；所述扩散阻挡层105内具有缺陷修复原子。

所述缺陷修复原子为碳原子，相应的扩散阻挡层105的材料为碳化硅。所述缺陷修复原子还可以包括氮原子或氟原子。半导体器件为PMOS晶体管时，所述扩散阻挡层105内还可以具有硼离子；半导体器件为NMOS晶体管时，所述扩散阻挡层105内还可以具有磷离子。

本实施例中，所述扩散阻挡层105覆盖于凹槽的底部表面和侧壁表面；在其他实施例中，扩散阻挡层也可以仅位于凹槽靠近栅极结构的侧壁表面。

若扩散阻挡层105的厚度过薄，扩散阻挡层105中的碳原子的原子浓度过低，则扩散阻挡层105阻止重掺杂区中的掺杂离子扩散的能力过弱；若扩散阻挡层105的厚度过厚，扩散阻挡层105中的碳原子的原子浓度过高，则扩散阻挡层105会给半导体器件的电学性能带来不良影响。

为此，本实施例中，所述扩散阻挡层105的厚度为10埃至50埃，所述扩散阻挡层105中的碳原子的原子浓度为5E13atom/cm³至5E14atom/cm³。

半导体器件为PMOS晶体管时，所述应力层106的材料为SiGe或SiSn，重掺杂区的掺杂离子为硼离子；半导体器件为NMOS晶体管时，所述应力层106的材料为SiC，重掺杂区的掺杂离子为磷离子。

所述扩散阻挡层105能够有效的阻挡硼离子或磷离子扩散，从而改善半导体器件的短沟道效应，提高半导体器件的源漏击穿电压，减小半导体器件中的漏电流，进而改善半导体器件的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。