嵌埋式封装结构及其制造方法与流程

本发明涉及一种封装结构及其制造方法，特别涉及一种嵌埋式封装结构及其制造方法。

背景技术：

在社会高度信息化的今日，多媒体应用市场不断地急速扩张，集成电路封装技术也随之朝电子装置的数字化、网络化、区域连接化以及使用人性化的趋势发展。为符合上述的要求，电子组件必须配合高速处理化、多功能化、积集化（Integrated）以及小型轻量化等多方面的要求，集成电路封装技术也因此跟着朝向微型化、高密度化发展。其中，球格数组式构造（Ball Grid Array，BGA）、芯片尺寸构造（Chip-Scale Package，CSP）、覆晶构造（Flip Chip Package，F/C）、多芯片模块（Multi-Chip Module，MCM）等高密度集成电路封装技术也应运而生。

其中，覆晶构造技术主要是在形成有多个芯片的晶圆上对外的接点（通常是晶圆焊垫）上形成球底金属层（UBM, Under Bump Metallurgy），接着于球底金属层的上形成凸块或植入焊球以作为后续芯片（或晶圆）与基板（substrate）电性导通的连接接口。由于覆晶构造技术可应用于高接脚数（High Pin Count）的芯片封装结构，并同时具有缩小封装面积及缩短信号传输路径等多项优点，所以覆晶构造技术已经广泛地应用在芯片封装领域。

并且，为了能在有限的基板面积中创造出更大的空间以提升电子装置的功能，现有技术将电子组件嵌埋于基板内，以形成一嵌埋式封装结构。使用者可以依据其需求，选用具有合适的介电系数及电阻值的基板材料，以调整电路特性。通过缩短电路布局、减少非嵌埋式电子单元的使用数量，并减少信号传输距离来提升嵌埋式封装结构的工作性能。

以下，请参照图1A至图1I以简单说明一般嵌埋式封装结构的制造方法。首先，如图1A所示，于一基板10上经过钻孔、电镀一第一金属层11以及塞孔之后，再以微影蚀刻技术将部分的第一金属层11移除，以露出部分基板10。再如图1B所示，利用雷射蚀刻或是冲压方式，将露出第一金属层11的基板10移除，以形成多个开孔101。再如图1C所示，将上述经过加工的基板10放置固定于一例如胶带的载体12上，并将电子组件131及132对准相对应的开孔101而固定于载体12上。再如图1D所示，以一介电材料14填入并固定上述基板10、第一金属层11以及电子组件131、132，再于介电材料14的第一表面141形成一第二金属层15。再如图1E所示，由于上述的介电材料14已固定基板10、第一金属层11以及电子组件131、132，因此可移除载体12，并由第二金属层15相对的另一侧同样填入介电材料14，并于介电材料14的第二表面142形成一第三金属层16。

再如图1F所示，利用雷射蚀刻移除部分第二金属层15、部分介电材料14以及部分第三金属层16，以分别形成孔洞H1~H13。再如图1G所示，于孔洞H1~H13中电镀金属以填满，使得对应的第一金属层11、第二金属层15以及第三金属层16得以电性连接。再如图1H所示，再以微影蚀刻技术移除部分第二金属层15及第三金属层16。最后如图1I所示，于第二金属层15及第三金属层16上适当的位置分别形成一防焊层17，如此才完成一嵌埋式封装结构1。

上述的嵌埋式封装结构1具有下列几项技术缺陷：第一，电子组件131、132的中心至第二金属层15及第三金属层16的距离相同，换言之，嵌埋式封装结构1为一对称结构，必须如图1D及图1E所示，执行双面增层工序，如此将会使合格率降低。

第二，如图1F所示，由于电子组件的球底金属层（UBM）必须经过雷射蚀刻制程，因此其厚度通常需达到1毫米，才能承受该制程所遭遇的破坏。另外，如图1G所示，其为盲孔电镀制程，而因为此制程的缘故，电子组件的球底金属层（UBM）必须限定为铜金属，而导致设计弹性度不足。

技术实现要素：

有鉴于此，本发明的一目的在于提供一种嵌埋式封装结构及其制造方法，使得具有不同球底金属层（UBM）的芯片都能适用。

本发明的另一目的在于提供一种嵌埋式封装结构及其制造方法，无需限制球底金属层的厚度，而可使得设计更具弹性。

本发明的又一目的在于提供一种嵌埋式封装结构及其制造方法，其可缩短制造时间。

为达上述目的，本发明提供一种嵌埋式封装结构的制造方法，其包括下列步骤：步骤S01：于一载板上形成一第一导电图案层；步骤S02：于该第一导电图案层上形成一第一导电柱层，并露出部分该第一导电图案层；步骤S03：于露出的该第一导电图案层上形成一导电结合层；步骤S04：将一电子组件与该导电结合层连接；步骤S05：形成一覆盖该电子组件、该第一导电柱层及该第一导电图案层的第一介电层，并露出该第一导电柱层的一表面；步骤S06：于该第一介电层及该第一导电柱层上形成一第二导电图案层；步骤S07：于该第二导电图案层上形成一第二导电柱层；步骤S08：形成一覆盖该第一介电层、该第二导电图案层及该第二导电柱层的第二介电层，并露出该第二导电柱层的一表面；步骤S09：移除该载板，以形成一嵌埋式封装结构。

另外，为达上述目的，本发明提供另一种嵌埋式封装结构的制造方法，其包括下列步骤：步骤S11：于一载板上形成一第一导电图案层；步骤S12：形成一覆盖部分第一导电图案层的固定层；步骤S13：将一电子组件设置于该固定层上，并露出至少一电性连接垫；步骤S14：于露出的该第一导电图案层及该电性连接垫上形成一第一导电柱层；步骤S15：形成一覆盖该电子组件、该第一导电柱层及该第一导电图案层的第一介电层，并露出该第一导电柱层的一表面；步骤S16：于该第一介电层及该第一导电柱层上形成一第二导电图案层；步骤S17：于该第二导电图案层上形成一第二导电柱层；步骤S18：形成一覆盖该第一介电层、该第二导电图案层及该第二导电柱层的第二介电层，并露出该第二导电柱层的一表面；步骤S19：移除该载板，以形成一嵌埋式封装结构。

其中，该第一导电图案层、该第一导电柱层、该第二导电图案层及该第二导电柱层以电镀、溅镀、蒸镀或微影蚀刻技术形成。

其中，该第一导电图案层及该第二导电图案层至少其中之一的厚度小于7微米。

其中，该载板为一金属载板。

为达上述目的，本发明还提供一种嵌埋式封装结构，包括一第一介电层、一第一导电图案层、一第一导电柱层、一电子组件、一第二介电层、一第二导电图案层以及一第二导电柱层。第一介电层具有相对的一第一表面及一第二表面。第一导电图案层设置于该第一介电层中，且该第一导电图案层的一表面露出该第一介电层的该第一表面。第一导电柱层设置于该第一介电层中，并与该第一导电图案层电性连接，且该第一导电柱层的一表面露出该第一介电层的该第二表面。电子组件设置于该第一介电层中。第二介电层具有相对的一第三表面及一第四表面。第二导电图案层设置于该第二介电层中，且该第二导电图案层的一表面露出该第二介电层的该第三表面而与露出该第二表面的该第一导电柱层电性连接。第二导电柱层设置于该第二介电层中，并与该第二导电图案层电性连接，且该第二导电柱层的一表面露出该第二介电层的该第四表面。

依据本发明的一实施例，其中，第一导电图案层及该第二导电图案层至少其中的一的厚度小于7微米。

依据本发明的一实施例，其中，电子组件与该第一介电层的该第一表面之间具有一第一距离，该电子组件与该第二介电层的该第四表面之间具有一第二距离，该第一距离不同于该第二距离。

其中，该电子组件具有至少一电性连接垫，该电性连接垫通过一导电结合层而与部分该第一导电图案层电性连接。

其中，该电子组件具有至少一电性连接垫，该电性连接垫与部分该第一导电柱层电性连接。

其中，该电子组件通过一固定层而与部分该第一导电图案层连结。

承上所述，依据本发明的嵌埋式封装结构及其制程利用层叠的方式所制造，其无需使用基板，不需要使用雷射蚀刻等较费时的工序来使电子组件嵌埋于基板中即可制造出嵌埋式封装结构。由于舍弃了雷射蚀刻的工序，因此电子组件的选用将不会受限于球底金属层的厚度而更为弹性。

附图说明

图1A至图1I：现有的一种嵌埋式封装结构的制作程序示意图。

图2：本发明第一实施例的一嵌埋式封装结构的一示意图。

图3：第一实施例的电子组件的另一状态示意图。

图4：本发明第二实施例的一嵌埋式封装结构的一示意图。

图5：本发明第一实施例的嵌埋式封装结构的制造方法的一流程图。

图6A至图6I：本发明第一实施例嵌埋式封装结构的制作程序示意图。

图7：本发明第二实施例的嵌埋式封装结构的制造方法的一流程图。

图8A至图8I：本发明第二实施例嵌埋式封装结构的制作程序示意图。

附图标记说明

1、2、3 嵌埋式封装结构

10 基板

101 开孔

11 第一金属层

12 载体

131、132 电子组件

14 介电材料

141、251、351 第一表面

142、252、352 第二表面

15 第二金属层

16 第三金属层

17 防焊层

20、30 载板

21、31 第一导电图案层

211、221、261、271、311、321、361、371　　　表面

22、32 第一导电柱层

23 导电结合层

24、24A、34 电子组件

241、341 电性连接垫

241A 铜柱凸块

25、35 第一介电层

26、36 第二导电图案层

27、37 第二导电柱层

28、38 第二介电层

281、381 第三表面

282、382 第四表面

33 固定层

D01、D11 第一距离

D02、D12 第二距离

H1~H13 孔洞。

具体实施方式

以下将通过实施例来解释本发明的内容，本发明的实施例并非用以限制本发明须在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明，而非用以限制本发明。需要说明的是，以下实施例及附图中，与本发明非直接相关的组件已省略而未绘示；且附图中各组件间的尺寸关系仅为容易了解，非用以限制实际比例。另外，以下实施例中，相同的组件将以相同的组件符号加以说明。

请参照图2所示，本发明第一实施例的一嵌埋式封装结构2的一示意图。嵌埋式封装结构2包括一第一导电图案层21、一第一导电柱层22、一导电结合层23、一电子组件24、一第一介电层25、一第二导电图案层26、一第二导电柱层27以及一第二介电层28。

第一介电层25的材质可包括酚醛基树脂（Novolac-Based Resin）、环氧基树脂（Epoxy-Based Resin）、硅基树脂（Silicone-Based Resin），其具有相对的一第一表面251及一第二表面252。

第一导电图案层21设置于第一介电层25中，且第一导电图案层21的一表面211暴露于第一介电层25的第一表面251，且暴露于第一介电层25的第一表面251的第一导电图案层21，实质上与第一介电层25的第一表面251为同一平面。其中，第一导电图案层21的材质为金属，例如但不限于铜，其可以电镀、溅镀或蒸镀等方式形成，故其厚度可小于1毫米（mm），较佳的，第一导电图案层21的厚度小于7微米（um）。于本实施例中，第一导电图案层21可包括导电线路以及电性连接垫。

第一导电柱层22设置于第一介电层25中，并与第一导电图案层21电性连接。第一导电柱层22的一表面221露出第一介电层25的第二表面252，且暴露于第一介电层25的第二表面252的第一导电柱层22，实质上与第一介电层25的第二表面252为同一平面。其中，第一导电柱层22可以电镀、溅镀或蒸镀等方式形成，其材质为金属，例如但不限于铜。

电子组件24设置于第一介电层25中，且具有多个电性连接垫241，其朝向部分的第一导电图案层21而设置，并通过导电结合层23而与对应的第一导电图案层21电性连接。其中，电性连接垫241的材质例如但不限于铜（Cu）、钛钨铜（TiWCu）、铝（Al）或其他金属电性连接垫。于本实施例中，电子组件24可包括主动组件及/或被动组件，于此不加以限定。所谓的主动组件，例如但不限于芯片（chip）、晶粒（die）或集成电路（integrated circuit, IC）。而所谓的被动组件则例如但不限于电容器或电阻器。另外，导电结合层23例如但不限于锡膏、锡球或金凸块等用于导电连接的材料。如为锡膏，其例如以印刷、点锡膏或喷锡膏等方式形成于第一导电图案层21上。

第二介电层28的材质可包括酚醛基树脂（Novolac-Based Resin）、环氧基树脂（Epoxy-Based Resin）、硅基树脂（Silicone-Based Resin），其具有相对的一第三表面281及一第四表面282。

第二导电图案层26设置于第二介电层28中，且第二导电图案层26的一表面261露出第二介电层28的第三表面281。第二导电图案层26与露出第一介电层25的第二表面252的第一导电柱层22电性连接。暴露于第二介电层28的第三表面281的第二导电图案层26，实质上与第二介电层28的第三表面281为同一平面。其中，第二导电图案层26的材质为金属，例如但不限于铜，其可以通过电镀、溅镀或蒸镀等方式形成，故其厚度可小于1毫米（mm），较佳的，第二导电图案层26的厚度小于7微米（um）。

第二导电柱层27设置于第二介电层28中，并与第二导电图案层26电性连接，且第二导电柱层27的一表面271露出第二介电层28的第四表面282。暴露于第二介电层28的第四表面282的第二导电柱层27，实质上与第二介电层28的第四表面282为同一平面。其中，第二导电柱层27可以电镀、溅镀或蒸镀等方式形成，其材质为金属，例如但不限于铜。

另外，值得一提的是，电子组件24与第一介电层25的第一表面251之间具有一第一距离D01，而电子组件24与第二介电层28的第四表面282之间具有一第二距离D02，于本实施例中，第一距离D01不同于第二距离D02。换言之，嵌埋式封装结构2由侧向观之为一非对称式构造，也因此电子组件24的电性连接垫241与第一导电图案层21之间的距离较短，从而可缩短电子传递路径，进而可增加其电性效能。

请再参照图3所示，第一实施例的电子组件的另一种状态。在本实施例中，电子组件24A可为一铜柱凸块晶粒（Cu post die / Cu-pillar die），其具有作为电性连接垫的多个铜柱凸块241A，可有效地缩短锡球或锡膏之间的间距，因而可增加电子组件24A的脚位数量。

以下，请参照图4所示，以说明本发明第二实施例的一嵌埋式封装结构3。

嵌埋式封装结构3包括一第一导电图案层31、一第一导电柱层32、一固定层33、一电子组件34、一第一介电层35、一第二导电图案层36、一第二导电柱层37以及一第二介电层38。

第一介电层35的材质可包括酚醛基树脂、环氧基树脂、硅基树脂，其具有相对的一第一表面351及一第二表面352。

第一导电图案层31设置于第一介电层35中，且第一导电图案层31的一表面311暴露于第一介电层35的第一表面351，且暴露于第一介电层35的第一表面351的第一导电图案层31，实质上与第一介电层35的第一表面351为同一平面。其中，第一导电图案层31的材质为金属，例如但不限于铜，其可以电镀、溅镀或蒸镀等方式形成，故其厚度可小于1毫米（mm），较佳的，第一导电图案层31的厚度小于7微米（um）。于本实施例中，第一导电图案层31可包括导电线路以及电性连接垫。

第一导电柱层32设置于第一介电层35中，并与第一导电图案层31电性连接。第一导电柱层32的一表面321露出第一介电层35的第二表面352，且暴露于第一介电层35的第二表面352的第一导电柱层32，实质上与第一介电层35的第二表面352为同一平面。其中，第一导电柱层32可以电镀、溅镀或蒸镀等方式形成，其材质为金属，例如但不限于铜。

电子组件34设置于第一介电层35中，且具有多个电性连接垫341，其朝向第一导电图案层31的另一侧而设置。电子组件34通过固定层33而与对应的第一导电图案层31连接。固定层33例如但不限于结合胶（glue）或结合薄膜（film）。值得一提的是，部分第一导电柱层32与电性连接垫341电性连接。

电子组件34的电性连接垫341的材质例如但不限于铜、钛钨铜、铝或其他金属。于本实施例中，电子组件34可包括主动组件及/或被动组件，于此不加以限定。所谓的主动组件，例如但不限于芯片、晶粒或集成电路。而所谓的被动组件则例如但不限于电容器或电阻器。

第二介电层38的材质可包括酚醛基树脂、环氧基树脂、硅基树脂，其具有相对的一第三表面381及一第四表面382。

第二导电图案层36设置于第二介电层38中，且第二导电图案层36的一表面361露出第二介电层38的第三表面381。第二导电图案层36与露出第一介电层35的第二表面352的第一导电柱层32电性连接。暴露于第二介电层38的第三表面381的第二导电图案层36，实质上与第二介电层38的第三表面381为同一平面。其中，第二导电图案层36的材质为金属，例如但不限于铜，其可以电镀、溅镀或蒸镀等方式形成，故其厚度可小于1毫米（mm），较佳的，第二导电图案层36的厚度小于7微米（μ m）。

第二导电柱层37设置于第二介电层38中，并与第二导电图案层36电性连接，且第二导电柱层37的一表面371露出第二介电层38的第四表面382。暴露于第二介电层38的第四表面382的第二导电柱层37，实质上与第二介电层38的第四表面382为同一平面。其中，第二导电柱层37可以电镀、溅镀或蒸镀等方式形成，其材质为金属，例如但不限于铜。

另外，与第一实施例相同，电子组件34与第一介电层35的第一表面351之间具有一第一距离D11，而电子组件34与第二介电层38的第四表面382之间具有一第二距离D12，于本实施例中，第一距离D11不同于第二距离D12。换言之，嵌埋式封装结构3由侧向观之为一非对称式构造，也因此电子组件34的电性连接垫341与第一导电图案层31之间的距离较短，而可缩短电子传递路径，进而可增加其电性效能。

请参照图5所示，其为本发明第一实施例的嵌埋式封装结构2的制造方法的一流程图，其包括步骤S01至步骤S09。以下搭配图6A至图6I以说明嵌埋式封装结构2的制造方法。

步骤S01，如图6A所示，于一载板20上形成一第一导电图案层21。其中，载板20为一金属载板，例如但不限于不锈钢镀铜。第一导电图案层21可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于载板20上。

步骤S02，如图6B所示，于第一导电图案层21上形成一第一导电柱层22。其中，第一导电柱层22并非完全覆盖第一导电图案层21，即部分第一导电图案层21是露出的。第一导电柱层22可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于第一导电图案层21上。

步骤S03，如图6C所示，于露出的第一导电图案层21上形成一导电结合层23。导电结合层23例如但不限于锡膏、锡球或金凸块等用于导电连接的材料。如为锡膏，其例如以印刷、点锡膏或喷锡膏等方式形成于第一导电图案层21上。

步骤S04，如图6D所示，将一电子组件24与导电结合层23连接。其可利用回焊制程以使导电结合层23将电子组件24的电性连接垫241与第一导电图案层21电性连接。

步骤S05，如图6E所示，形成一覆盖电子组件24、第一导电柱层22及第一导电图案层21的第一介电层25，并经研磨后露出第一导电柱层22的一表面221。

步骤S06，如图6F所示，于第一介电层25及第一导电柱层22上形成一第二导电图案层26。第二导电图案层26可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于第一介电层25及第一导电柱层22上。

步骤S07，如图6G所示，于第二导电图案层26上形成一第二导电柱层27。第二导电柱层27可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于第二导电图案层26上。

步骤S08，如图6H所示，形成一覆盖第一介电层25、第二导电图案层26及第二导电柱层27的第二介电层28，并经研磨制程后露出第二导电柱层27的一表面271。

步骤S09，搭配图6H与图6I所示，移除载板20并作180度翻转后，以形成一嵌埋式封装结构2。其中，载板20可以例如但不限于应用蚀刻制程（Etching process）、剥离制程（Debonding process）或研磨制程移除之。

请参照图7所示，其为本发明第二实施例的嵌埋式封装结构3的制造方法的一流程图，其包括步骤S11至步骤S19。以下搭配图8A至图8I以说明嵌埋式封装结构3的制造方法。

步骤S11，如图8A所示，于一载板30上形成一第一导电图案层31。其中，载板30为一金属载板，例如但不限于不锈钢镀铜。第一导电图案层31可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于载板30上。

步骤S12，如图8B所示，形成一覆盖部分第一导电图案层31的固定层33。固定层33例如但不限于结合胶或结合薄膜，其可应用涂布制程或点胶制程而形成于第一导电图案层31上。

步骤S13，如图8C所示，将一电子组件34设置于固定层33上，并露出至少一电性连接垫341。于本实施例中，电子组件34即通过固定层33的黏性而固定于载板30上。

步骤S14，如图8D所示，于露出的第一导电图案层31及电性连接垫341上形成一第一导电柱层32。其中，第一导电柱层32可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于第一导电图案层31及电性连接垫341上。

步骤S15，如图8E所示，形成一覆盖电子组件34、第一导电柱层32及第一导电图案层31的第一介电层35，并经研磨后露出第一导电柱层32的一表面321。

步骤S16，如图8F所示，于第一介电层35及第一导电柱层32上形成一第二导电图案层36。第二导电图案层36可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于第一介电层35及第一导电柱层32上。

步骤S17，如图8G所示，于第二导电图案层36上形成一第二导电柱层37。第二导电柱层37可应用电镀、溅镀、蒸镀或搭配微影蚀刻制程等技术形成于第二导电图案层36上。

步骤S18，如图8H所示，形成一覆盖第一介电层35、第二导电图案层36及第二导电柱层37的第二介电层38，并经研磨后露出第二导电柱层37的一表面371。

步骤S19，如图8H与图8I所示，移除载板30并作180度翻转，以形成一嵌埋式封装结构3。其中，载板30可以例如但不限于应用蚀刻制程、剥离制程或研磨制程移除之。

综上所述，依据本发明的一种嵌埋式封装结构及其制程，利用层叠的方式制造，其无需使用基板，不需要使用雷射蚀刻等费时的工序来使电子组件嵌埋于基板中即可制造出嵌埋式封装结构。由于舍弃了雷射蚀刻的工序，因此电子组件的选用将不会受限于球底金属层的厚度而更为弹性。另外，由于本发明的嵌埋式封装结构由侧面观之为非对称式，即电子组件与第一导电图案层之间的距离较短，而可缩短电子传递路径，进而可增加其电性效能。

本发明符合发明专利的申请条件，故依法提出专利申请。但以上所述仅为本发明的较佳实施例，不能以此限制本申请的专利保护范围。本领域技术人员根据本申请的技术方案所作的等效修饰或变化，均应属于本发明的专利保护范围。