碳化硅半导体装置及其制造方法与流程

本发明涉及碳化硅半导体装置及其制造方法。

背景技术：

为了逆变器等电力电子设备的节能，需要使诸如绝缘栅型双极晶体管(insulatedgatebipolatransistor：igbt)、金属―氧化膜―半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor：mosfet)这样的半导体开关元件的损耗减少。

半导体开关元件的损耗由元件的导通损耗、通断损耗决定。因此，为了减少这些损耗，不断推进将碳化硅(sic)、氮化镓(gan)等宽带隙半导体作为材料使用的开发。

在将功率mosfet作为开关元件使用的情况下，能够使回流电流流过功率mosfet的寄生二极管(下面，在本说明书中设为体二极管)。通过利用体二极管，从而能够实现与开关元件并联配置的续流二极管的小型化或将其省略，因此该技术被应用于电力变换电路。

但是，如果使用p型和n型的载流子而使sic半导体元件进行双极动作，则存在下述问题，即，由于载流子的复合能而使晶体缺陷扩张，电阻增大。该问题在上述的使回流电流流过体二极管的情况下也会发生，因此由于导通电阻增大而引起的损耗的增大、动作不良等成为问题。

针对该问题，专利文献1公开了下述构造，即，在sic－mosfet处，在进行回流时将栅极电压沟道部分而流过回流电流，从而对由于双极动作而引起的缺陷扩张进行抑制，对导通电阻增大进行抑制。根据该半导体装置，通过使栅极电压上升为大于或等于0v而小于或等于阈值电压，从而经过sic－mosfet的沟道而流过回流电流，由此能够以比使体二极管导通小的电压进行回流，能够对双极动作进行抑制。

专利文献1：日本专利第4918626号公报

技术实现要素：

就sic－mosfet而言，为了确保元件的稳定性，在回流时不使体二极管动作是重要的。如专利文献1所示，在利用沟道区域而进行回流这样的构造中，能够在不使体二极管动作的状态下进行回流，能够确保元件的稳定性。

但是，专利文献1的半导体装置在回流时是在大于或等于0v而小于或等于阈值电压这样宽度窄的区域对栅极电压进行控制的，因此认为在对栅极施加了噪声时，沟道部分容易开路而从漏极向源极产生贯通电流。

本发明就是鉴于上述问题而提出的，其目的在于在sic－mosfet处在不使体二极管动作的状态下进行回流。

本发明的碳化硅半导体装置，其具有：漏极电极；欧姆电极及肖特基电极，它们在漏极电极之上分别与漏极电极接触且彼此相邻；第1导电型的第1耐压保持区域，其在欧姆电极之上与欧姆电极接触；第2导电型的第2耐压保持区域，其在肖特基电极之上与肖特基电极接触、且与第1耐压保持区域相邻；第2导电型的阱区域，其在第1耐压保持区域及第2耐压保持区域之上与它们接触；第1导电型的源极区域，其选择性地设置在阱区域的表层；以及栅极电极，其隔着栅极氧化膜与在由源极区域和第1耐压保持区域夹着的阱区域规定出的沟道区域相对。

根据本发明的第1碳化硅半导体装置的制造方法，在第1导电型的sic衬底之上，将第1导电型的第1耐压保持区域及第2导电型的第2耐压保持区域彼此相邻地形成，与第1耐压保持区域及第2耐压保持区域相接而形成第2导电型的阱区域，在阱区域的表层选择性地形成第1导电型的源极区域，形成隔着栅极氧化膜而与在由源极区域和第1耐压保持区域夹着的阱区域规定出的相对的栅极电极，将sic衬底去除而将第1耐压保持区域及第2耐压保持区域露出，形成与第1耐压保持区域的露出面接触的欧姆电极，形成与第2耐压保持区域的露出面接触的肖特基电极。

根据本发明的第2碳化硅半导体装置的制造方法，在第1导电型的sic衬底之上，将第1导电型的第1耐压保持区域及第2导电型的第2耐压保持区域彼此相邻地形成，与第1耐压保持区域及第2耐压保持区域相接而形成第2导电型的阱区域，在阱区域的表层选择性地形成第1导电型的源极区域，形成隔着栅极氧化膜而与在由源极区域和第1耐压保持区域夹着的阱区域的表层相对的栅极电极，将sic衬底选择性地去除，不使第1耐压保持区域露出，而是将第2耐压保持区域露出，形成与sic衬底接触的欧姆电极，形成与第2耐压保持区域的露出面接触的肖特基电极。

发明的效果

本发明的碳化硅半导体装置，其具有：漏极电极；欧姆电极及肖特基电极，它们在漏极电极之上分别与漏极电极接触且彼此相邻；第1导电型的第1耐压保持区域，其在欧姆电极之上与欧姆电极接触；第2导电型的第2耐压保持区域，其在肖特基电极之上与肖特基电极接触、且与第1耐压保持区域相邻；第2导电型的阱区域，其在第1耐压保持区域及第2耐压保持区域之上与它们接触；第1导电型的源极区域，其选择性地设置在阱区域的表层；以及栅极电极，其隔着栅极氧化膜与在由源极区域和第1耐压保持区域夹着的阱区域规定出的沟道区域相对。如上所述，本发明的碳化硅半导体装置是sic－sbd和sic－mosfet并联连接的构造，因此能够通过使回流电流流过sbd而不流过mosfet的体二极管，从而防止缺陷扩张。

根据本发明的第1碳化硅半导体装置的制造方法，在第1导电型的sic衬底之上，将第1导电型的第1耐压保持区域及第2导电型的第2耐压保持区域彼此相邻地形成，与第1耐压保持区域及第2耐压保持区域相接而形成第2导电型的阱区域，在阱区域的表层选择性地形成第1导电型的源极区域，形成隔着栅极氧化膜而与在由源极区域和第1耐压保持区域夹着的阱区域规定出的沟道区域相对的栅极电极，将sic衬底去除而将第1耐压保持区域及第2耐压保持区域露出，形成与第1耐压保持区域的露出面接触的欧姆电极，形成与第2耐压保持区域的露出面接触的肖特基电极。如上所述，通过将碳化硅半导体装置形成为sic－mosfet和sic－sbd的并联连接构造，从而能够使回流电流流过sbd而不流过mosfet的体二极管，能够防止缺陷扩张。

根据本发明的第2碳化硅半导体装置的制造方法，在第1导电型的sic衬底之上，将第1导电型的第1耐压保持区域及第2导电型的第2耐压保持区域彼此相邻地形成，与第1耐压保持区域及第2耐压保持区域相接而形成第2导电型的阱区域，在阱区域的表层选择性地形成第1导电型的源极区域，形成隔着栅极氧化膜而与在由源极区域和第1耐压保持区域夹着的阱区域规定出的沟道区域相对的栅极电极，将sic衬底选择性地去除，不使第1耐压保持区域露出，而是将第2耐压保持区域露出，形成与sic衬底接触的欧姆电极，形成与第2耐压保持区域的露出面接触的肖特基电极。如上所述，通过将碳化硅半导体装置形成为sic－mosfet和sic－sbd的并联连接构造，从而能够使回流电流流过sbd而不流过mosfet的体二极管，能够防止缺陷扩张。并且，通过使用sic衬底进行接触，从而不需要用于形成接触区域的离子注入工序。

本发明的目的、特征、方式及优点通过以下的详细说明和附图而变得更加明了。

附图说明

图1是表示实施方式1所涉及的碳化硅半导体装置的结构的剖视图。

图2是表示实施方式1所涉及的碳化硅半导体装置的制造工序的剖视图。

图3是表示实施方式1所涉及的碳化硅半导体装置的制造工序的剖视图。

图4是表示实施方式1所涉及的碳化硅半导体装置的制造工序的剖视图。

图5是表示实施方式1所涉及的碳化硅半导体装置的制造工序的剖视图。

图6是表示实施方式2所涉及的碳化硅半导体装置的结构的剖视图。

图7是表示实施方式2所涉及的碳化硅半导体装置的制造工序的剖视图。

图8是表示实施方式3所涉及的碳化硅半导体装置的结构的剖视图。

图9是表示实施方式4所涉及的碳化硅半导体装置的结构的剖视图。

图10是表示实施方式4所涉及的碳化硅半导体装置的制造工序的剖视图。

图11是表示实施方式4所涉及的碳化硅半导体装置的制造工序的剖视图。

图12是表示实施方式4所涉及的碳化硅半导体装置的制造工序的剖视图。

图13是表示实施方式5所涉及的碳化硅半导体装置的结构的剖视图。

具体实施方式

＜a.实施方式1＞

＜a－1.结构＞

图1是表示实施方式1所涉及的碳化硅半导体装置101的结构的剖视图。碳化硅半导体装置101包含n沟道型的sic－mosfet。但是，本发明也能够应用于p沟道型的sic－mosfet。

碳化硅半导体装置101具有：漏极电极27、欧姆电极25、接触区域12、耐压保持区域13、阱区域15、源极区域16、阱接触区域17、栅极氧化膜21、栅极电极22、层间绝缘膜23、源极电极24、肖特基电极26及耐压保持区域14。

在漏极电极27之上，在其面方向上交替地形成欧姆电极25及肖特基电极26。在欧姆电极25之上依次形成有n型的接触区域12、n型的耐压保持区域13，欧姆电极25经由接触区域12而与耐压保持区域13欧姆接触。耐压保持区域13兼作为用于在导通时流过电流的漂移区域。

在肖特基电极26之上形成有p型的耐压保持区域14，肖特基电极26与耐压保持区域14肖特基接触。因此，耐压保持区域14及耐压保持区域13在与漏极电极27的主面平行的方向上，即在图1中的左右方向上交替地配置。作为交替地配置的方法，例如想到以条带状配置的方法，但只要不对耐压保持和通电造成妨碍，也可以是其他配置方法。

p型的阱区域15是与耐压保持区域13、14接触地形成的。在阱区域15的表层选择性地形成n型的源极区域16，在源极区域16的中央，从其表面贯通至背面而形成p型的阱接触区域17。阱接触区域17是出于下述目的而设置的，即，通过使源极区域16和阱区域15的电位相同，从而使通断特性稳定。

在源极区域16的一部分、源极区域16及耐压保持区域13之上，隔着栅极氧化膜21而形成有栅极电极22。在栅极电极22之上形成层间绝缘膜23，以通过层间绝缘膜23而与栅极电极22绝缘的方式形成源极电极24。源极电极24与源极区域16及阱接触区域17接触。在这里，示出了平面栅极构造，但本发明也能够应用于沟槽栅极构造。

如上所述，碳化硅半导体装置101是n型的sic－mosfet和p型的sic－sbd并联连接的结构。即，由漏极电极27、欧姆电极25、接触区域12、耐压保持区域13、阱区域15、源极区域16、阱接触区域17、栅极氧化膜21、栅极电极22、层间绝缘膜23及源极电极24构成sic－mosfet。而且，由漏极电极27、肖特基电极26、耐压保持区域14、阱区域15、阱接触区域17、源极电极24构成sic－sbd。

＜a－2.动作＞

对碳化硅半导体装置101的动作进行说明。

如果对栅极电极22施加正电压，则在隔着栅极氧化膜21而与栅极电极22相对的阱区域15的区域，形成成为电流路径的沟道。

如果在该状态下对漏极电极27施加正电压，则电流从漏极电极27经由n型耐压保持区域13、阱区域15的沟道、源极区域16而向源极电极24流动。

另一方面，如果从栅极电极22将正电压去除，或者对栅极电极22施加负电压，则沟道被去除。因此，即使对漏极电极27施加高电压，也能够将漏极电极27－源极电极24间的电流断开。

接下来，考虑使用半导体装置101而流过回流电流，即电流从源极电极24向漏极电极27流动的情况。电流从源极电极24经由阱接触区域17、阱区域15、p型耐压保持区域14、肖特基电极26而向漏极电极27流动。这是p型的sic－sbd正在动作的状态。

此外，如果源极电极24－漏极电极27间的电压上升至大约大于或等于2.7v，则阱区域15和n型的耐压保持区域13作为pn二极管进行动作。如果该pn二极管进行动作，则在耐压保持区域13发生前述的缺陷的扩张，有可能发生导通电压上升等问题。因此，通过设计为使p型sic－sbd的导通电压例如成为0.8～2.5v左右，从而能够防止所述pn二极管的动作，进而防止缺陷的扩张及由此引起的问题。

特别地，就使用了诸如sic这样的宽带隙半导体的半导体装置而言，pn二极管的导通电流变大，因此应用本发明的半导体装置的构造对抑制pn二极管动作是非常有效的。

＜a－3.制造工序＞

接下来，按照图2～图5对碳化硅半导体装置101的制造方法进行说明。但是，下面进行说明的制造方法是一个例子，流程等也可以在不对发明的效果造成影响的范围进行变更。

首先，如图2所示，以n型准备低电阻的sic衬底11，在sic衬底11之上形成n型的耐压保持区域13和p型的耐压保持区域14。耐压保持区域13、14的形成例如能够通过进行1次或多次外延生长和离子注入而形成。另外，通过在外延生长出耐压保持区域13后，选择性地将耐压保持区域13去除，在进行了去除的区域外延生长出p型的耐压保持区域14，也能够形成图2的构造。n型sic衬底11的杂质浓度例如为1×10¹⁸cm^－3～1×10²¹cm^－3。耐压保持区域13、14的杂质浓度及厚度例如分别为1×10¹³cm^－3～1×10¹⁸cm^－3、4μm～200μm，是对应于所要求的耐压而适当设定的。

接下来，如图3所示，使用公知的光刻技术及离子注入技术等，形成p型的阱区域15、n型的源极区域16及p型的阱接触区域17。对于各区域而言，将通过照相制版进行加工后的抗蚀层或氧化膜等作为掩模，例如p型区域是注入al离子而形成的，n型区域是注入n离子而形成的。阱区域15是以例如杂质浓度为1×10¹⁵cm^－3～1×10¹⁸cm^－3左右、注入深度为0.3μm～2.0μm的方式注入al离子而形成的。源极区域16与阱区域15相比形成得较浅。另外，源极区域16的杂质浓度比阱区域15的杂质浓度高，例如为1×10¹⁷cm^－3～1×10²¹cm^－3左右。阱接触区域17的杂质浓度为例如1×10¹⁷cm^－3～1×10²¹cm^－3，注入深度为0.3μm～1.0μm左右，该阱接触区域17与阱区域15电连接。阱接触区域17的形成优选以大于或等于150℃的衬底温度进行。

然后，通过热处理装置，在ar气等非活性气体气氛中进行退火。退火例如以1300℃～1900℃的温度，进行30秒～1小时。通过该退火，将离子注入的n等n型杂质及al等p型杂质激活。

接下来，如图4所示，依次进行栅极氧化膜21、栅极电极22、层间绝缘膜23及源极电极24的形成。栅极氧化膜21例如通过热氧化法或沉积法形成，也可以在这些工序后进行氮气或氨气气氛中的热处理。栅极电极22是例如通过cvd法对多晶硅进行沉积，将通过照相制版进行加工后的抗蚀层作为掩模实施蚀刻而形成的。也可以使多晶硅包含磷、硼之类的杂质，通过包含杂质而能够实现低薄层电阻。就层间绝缘膜23而言，例如是通过cvd法等进行沉积，为了将栅极电极22和源极电极24分离地引出，以使源极区域16、阱接触区域17及栅极电极22的至少一部分露出的方式进行蚀刻。此外，栅极电极22的配线未进行图示，但其构成为，在mosfet的外周部露出，使栅极电极22和源极电极24能够以分离的形式同时地形成。然后，为了使通过蚀刻而露出的源极区域16及阱接触区域17与源极电极24欧姆接触，例如在衬底整个面对ni进行成膜，以600～1000℃进行热处理，由此形成硅化物(未图示)。将在层间绝缘膜23残留的ni通过湿蚀刻去除。将栅极电极22引出的配线及源极电极24是通过溅射法或蒸镀法对al、cu、ti、ni、mo、w、ta或者它们的氮化物、层叠膜或由它们的合金层构成的金属进行沉积，进行图案化而形成的。

接下来，如图5所示，在将sic衬底11去除后，在n型的耐压保持区域13的下部形成n型的接触区域12。sic衬底11的去除是例如使用公知的磨削技术进行磨削，然后根据需要通过公知的研磨技术将加工变质层去除而进行的。虽然未图示，但在磨削工序中将保护基板接合至晶片的表面(与磨削面相反侧的面)，由此能够防止晶片的破裂、对表面构造的损伤。保护基板也可以在去除工序后拆除，在设为能够将保护基板的上部、源极电极和栅极电极分别连接的结构的情况下，也可以不将保护基板去除。

n型的接触区域12是使用公知的光刻技术及离子注入技术等而形成的。其杂质浓度例如为1×10¹⁷cm^－3～1×10²¹cm^－3左右，其注入深度形成为，能够兼顾形成良好的欧姆接触和维持反向偏置时的耐压。然后，并非是利用通常的热处理装置，而是例如进行使用了激光退火装置的选择性退火，由此能够将n型杂质激活而不对表面构造造成影响。

最后，分别在接触区域12下部形成欧姆电极25，在p型耐压保持区域14下部形成肖特基电极26，随后，形成漏极电极27，由此完成图1所示的碳化硅半导体装置101。欧姆电极25及肖特基电极26例如是通过溅射法或蒸镀法将al、cu、ti、ni、mo、w、ta或者它们的氮化物、层叠膜或由它们的合金层构成的金属进行沉积而形成的。通过对p型耐压保持区域14及接触区域12的杂质浓度适当地进行控制，从而也能够以相同的电极材料同时形成欧姆电极25及肖特基电极26。为了形成肖特基接触及欧姆接触而根据需要进行退火处理，但例如也可以使用激光退火技术而根据需要使欧姆电极25和肖特基电极26的退火条件不同。漏极电极27是通过溅射法或蒸镀法形成ti、ni、ag、au等金属膜而形成的。

＜a－4.效果＞

实施方式1所涉及的碳化硅半导体装置101具有：漏极电极27；欧姆电极25及肖特基电极26，它们在漏极电极27之上分别与漏极电极27接触且彼此相邻地形成；第1导电型的耐压保持区域13(第1耐压保持区域)，其在欧姆电极25之上与欧姆电极接触；第2导电型的耐压保持区域14(第2耐压保持区域)，其在肖特基电极26之上与肖特基电极接触、且与第1耐压保持区域相邻；第2导电型的阱区域15，其在耐压保持区域13及耐压保持区域14之上与它们接触；第1导电型的源极区域16，其选择性地设置在阱区域15的表层；以及栅极电极22，其隔着栅极氧化膜21与在由源极区域16和耐压保持区域13夹着的阱区域15规定出的沟道区域相对。如上所述，通过将碳化硅半导体装置101设为sic－mosfet和sic－sbd的并联连接构造，从而能够使回流电流流过sbd而不流过mosfet的体二极管，能够防止缺陷扩张。

根据实施方式1所涉及的碳化硅半导体装置101的制造方法，在第1导电型的sic衬底11之上，将第1导电型的耐压保持区域13(第1耐压保持区域)及第2导电型的耐压保持区域14(第2耐压保持区域)彼此相邻地形成，与耐压保持区域13及耐压保持区域14相接而形成第2导电型的阱区域15，在阱区域15的表层选择性地形成第1导电型的源极区域16，形成隔着栅极氧化膜21而与在由源极区域16和耐压保持区域13夹着的阱区域规定出的相对的栅极电极22，将sic衬底11去除而将耐压保持区域13及耐压保持区域14露出，形成与耐压保持区域13的露出面接触的欧姆电极25，形成与耐压保持区域14的露出面接触的肖特基电极26。如上所述，通过将碳化硅半导体装置101形成为sic－mosfet和sic－sbd的并联连接构造，从而能够使回流电流流过sbd而不流过mosfet的体二极管，能够防止缺陷扩张。

＜b.实施方式2＞

＜b－1.结构＞

图6是表示实施方式2所涉及的碳化硅半导体装置102的结构的剖视图。碳化硅半导体装置102与实施方式1所涉及的碳化硅半导体装置101相同，是n沟道型的sic－mosfet及p沟道型的sic－sbd的并联连接构造。但是，碳化硅半导体装置102与碳化硅半导体装置101的不同点在于，取代接触区域12而使用sic衬底11。

＜b－2.制造工序＞

对碳化硅半导体装置102的制造工序进行说明。在碳化硅半导体装置102的制造工序中，将sic衬底11去除前的工序与在实施方式1中使用图2～4进行说明的工序相同，因此省略说明。

在实施方式1中，从图4所示的状态起将sic衬底11全部去除。但是，在实施方式2中，如图7所示，是以仅在n型的耐压保持区域13的下部保留sic衬底11的方式进行去除，使p型的耐压保持区域14露出。sic衬底11的去除是通过公知的选择蚀刻技术进行的。通常，sic衬底11的膜厚为数百微米左右，较大，因此也可以通过磨削或研磨而整体地将sic衬底减薄至中途后进行选择蚀刻。在该情况下，由于保留sic衬底11而产生的台阶变小，因此在后续的半导体工艺中例如能够避免晶片的破裂等的可能性。在将sic衬底11去除时，也可以与实施方式1同样地将保护基板与晶片接合。

其他工序与实施方式1同样地进行，完成碳化硅半导体装置102。

就碳化硅半导体装置102而言，选择性地保留下来的sic衬底11发挥接触区域12的作用，因此sic衬底11的下表面与耐压保持区域14的下表面相比位于下方。换言之，接触区域的下表面与耐压保持区域14的下表面相比位于下方。

＜b－3.效果＞

实施方式2所涉及的碳化硅半导体装置102，在欧姆电极25和耐压保持区域13(第1耐压保持区域)之间，具有用于确保两者的欧姆接触的第1导电型的接触区域，接触区域的下表面与耐压保持区域14的下表面相比位于下方。根据如上所述的结构，能够将sic衬底11选择性地去除，将保留下来的sic衬底11设为接触区域12，因此不需要用于形成接触区域的离子注入工序。

根据实施方式2所涉及的碳化硅半导体装置102的制造方法，在第1导电型的sic衬底11之上，将第1导电型的第1耐压保持区域13及第2导电型的第2耐压保持区域14彼此相邻地形成，与第1耐压保持区域13及第2耐压保持区域14相接而形成第2导电型的阱区域15，在阱区域15的表层选择性地形成第1导电型的源极区域16，形成隔着栅极氧化膜21而与在由源极区域16和耐压保持区域13夹着的阱区域规定出的相对的栅极电极22，将sic衬底11选择性地去除，不使第1耐压保持区域13露出而是将第2耐压保持区域14露出，形成与sic衬底11接触的欧姆电极25，形成与第2耐压保持区域14的露出面接触的肖特基电极26。通过如上所述使用sic衬底11进行接触，从而不需要用于形成接触区域的离子注入工序。

＜c.实施方式3＞

＜c－1.结构＞

图8是表示实施方式3所涉及的碳化硅半导体装置103的结构的剖视图。碳化硅半导体装置103也与实施方式2所涉及的碳化硅半导体装置102相同，是n沟道型的sic－mosfet及p沟道型的sic－sbd的并联连接构造。但是，碳化硅半导体装置103与碳化硅半导体装置102的不同点在于，在耐压保持区域13和耐压保持区域14的接合区域中的也与欧姆电极25及肖特基电极26接合的区域设置有电场缓和层28。即，电场缓和层28与耐压保持区域13、耐压保持区域14、欧姆电极25及肖特基电极26接触。

电场缓和层28例如使用sio2等绝缘膜。就实施方式1所涉及的碳化硅半导体装置101、102而言，在断开时对漏极电极27施加了高电压时，在耐压保持区域13、14的接合部分的欧姆电极25及肖特基电极26附近的区域有可能发生电场集中。因此，就碳化硅半导体装置103而言，通过在该区域插入电场缓和层，从而能够对如上所述的电场集中进行抑制。

另外，在图8中成为欧姆电极25及肖特基电极26攀上电场缓和层28的结构，但通过该结构，得到通过场板效应实现的进一步的电场缓和。

此外，半导体装置103与实施方式2相同，将sic衬底11保留一部分，但也可以如实施方式1那样将sic衬底11全部去除，形成接触区域12。

＜c－2.制造工序＞

接下来，对碳化硅半导体装置103的制造方法进行说明。在实施方式2所涉及的碳化硅半导体装置102的制造工序中，将sic衬底11选择性地去除，使n型的耐压保持区域13中的与p型的耐压保持区域14相接的部分以及p型的耐压保持区域14露出。

然后，例如通过cvd而形成sio2，随后通过公知的光刻技术及蚀刻技术将不需要的sio2去除，由此在耐压保持区域13、14的接合部分形成电场缓和层28。

然后，与实施方式2同样地，分别在sic衬底11下部形成欧姆电极25，在p型耐压保持区域14下部形成肖特基电极26，随后形成漏极电极27。但是，欧姆电极25及肖特基电极26形成为与电场缓和层28重叠。

＜c－3.效果＞

实施方式3所涉及的碳化硅半导体装置103具有与耐压保持区域13(第1耐压保持区域)、耐压保持区域14(第2耐压保持区域)、欧姆电极(25)及肖特基电极(26)接触的电场缓和层28(绝缘层)。因此，在断开时对漏极电极27施加了高电压时，能够对耐压保持区域13、14的接合部分的欧姆电极25及肖特基电极26附近的区域处的电场集中进行缓和。

＜d.实施方式4＞

＜d－1.结构＞

图9是表示实施方式4所涉及的碳化硅半导体装置104的结构的剖视图。碳化硅半导体装置104与实施方式2所涉及的碳化硅半导体装置102的不同点在于，在形成n型的耐压保持区域13及p型的耐压保持区域14的pn结的区域(下面，称为pn结部)，插入有杂质浓度低的电场缓和区域31、32。但是，除此以外的结构与碳化硅半导体装置102相同。

在pn结部的n型区域，插入n型杂质浓度比n型的耐压保持区域13低的电场缓和区域31。另外，在pn结部的p型区域，插入p型杂质浓度比p型的耐压保持区域14低的电场缓和区域32。因此，如果将电场缓和区域31、32视作耐压保持区域，则换言之，也能够视作是耐压保持区域的杂质浓度具有在pn结部处比除此以外的区域小的分布。另外，也能够是耐压保持区域13中的与耐压保持区域14相接侧的区域的杂质浓度比除此以外的区域的杂质浓度低，耐压保持区域14中的与耐压保持区域13相接侧的区域的杂质浓度比除此以外的区域的杂质浓度低。

根据以上的结构，能够缓和在对漏极电极27施加了高电压时的pn结部处的电场集中。另外，通过降低pn结部的杂质浓度，从而使pn二极管电流进行流动的电压变大，因此能够进一步抑制pn二极管电流。

＜d－2.制造工序＞

按照图10～12，对碳化硅半导体装置104的制造工序进行说明。首先，以n型在低电阻的sic衬底11之上形成n型的耐压保持区域13。在将耐压保持区域13形成于sic衬底11之上的整个面后，如图10所示选择性地进行蚀刻。

接下来，如图11所示，使用公知的光刻技术及离子注入技术等形成n型的电场缓和区域31、p型的电场缓和区域32及p型耐压保持区域14。

随后，将耐压保持区域13蚀刻至一定的深度，在耐压保持区域13的上表面和电场缓和区域31的上表面之间设置台阶。随后，如图12所示，在晶片的整个面形成电场缓和区域31。

然后，经由与实施方式2相同的工序，完成图9所示的构造的碳化硅半导体装置104。

此外，作为在碳化硅半导体装置102的结构中加入了电场缓和区域31、32的结构而对碳化硅半导体装置104进行了说明，但本实施方式也能够应用于实施方式1、3的结构。

＜d－3.效果＞

就实施方式4所涉及的碳化硅半导体装置104而言，耐压保持区域13(第1耐压保持区域)中的与耐压保持区域14(第2耐压保持区域)相接侧的区域的杂质浓度比除此以外的区域的杂质浓度低，第2耐压保持区域14中的与第1耐压保持区域13相接侧的区域的杂质浓度比除此以外的区域的杂质浓度低。因此，能够缓和在对漏极施加了高电压时的电场集中。另外，pn结部的杂质浓度低，因此使pn二极管电流进行流动的电压变大，因此能够进一步抑制pn二极管电流。

＜e.实施方式5＞

＜e－1.结构、制造方法＞

图13是表示实施方式5所涉及的碳化硅半导体装置105的结构的剖视图。碳化硅半导体装置105在n型的耐压保持区域13和p型的耐压保持区域14的接合面附近即pn结部处，在其下部(漏极电极侧)即与肖特基电极26或sic衬底11的接合面附近，形成电场缓和区域。

具体地说，在n型的耐压保持区域13的pn结部处，局部地形成p型的电场缓和区域34，在p型的耐压保持区域14的pn结部处，局部地形成n型的电场缓和区域33。碳化硅半导体装置105的除此以外的结构与实施方式2所涉及的碳化硅半导体装置102的结构相同。

电场缓和区域33、34可以是在碳化硅半导体装置102的制造工序中将sic衬底11选择性地去除后，使用公知的光刻技术、离子注入技术等形成的。电场缓和区域33、34的杂质浓度比sic衬底11低，比耐压保持区域13、14高。

＜e－2.效果＞

实施方式5所涉及的碳化硅半导体装置105在耐压保持区域13(第1耐压保持区域)及耐压保持区域14(第2耐压保持区域)的pn结部的漏极电极27侧，分别在耐压保持区域13具有第2导电型的电场缓和区域34(第1电场缓和区域)，在耐压保持区域14具有第1导电型的电场缓和区域33(第2电场缓和区域)。由此，能够对在断开时向漏极电极27施加了高电压时的耐压保持区域13、14的pn结部的漏极电极27侧的电场集中进行抑制。

此外，作为在碳化硅半导体装置102的结构中加入了电场缓和区域33、34的结构而对碳化硅半导体装置105进行了说明，但本实施方式也能够应用于实施方式1、3、4的结构。

虽然对本发明详细地进行了说明，但上述的说明在全部的方面都仅是例示，本发明并不限定于此。可以理解为在不脱离本发明的范围的情况下能够设想出未例示的无数的变形例。

标号的说明

11sic衬底，12接触区域，13、14耐压保持区域，15阱区域，16源极区域，17阱接触区域，21栅极氧化膜，22栅极电极，23层间绝缘膜，24源极电极，25欧姆电极，26肖特基电极，27漏极电极，28电场缓和层，31、32、33、34电场缓和区域，101、102、103、104、105碳化硅半导体装置。