半导体器件的形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。

背景技术：

在半导体器件尤其mos器件中，提高场效应晶体管的开关频率的一种主要方法是提高驱动电流，而提高驱动电流的主要途径是提高载流子迁移率。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(nmos器件中的电子，pmos器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。通过在场效应晶体管的沟道区中形成稳定应力，提高沟道区中的载流子迁移率。一般的，拉伸应力(tensilestress)可以使沟道区中的分子排布更加疏松，从而提高电子迁移率，适用于nmos器件；压缩应力(comprehensivetress)可以使沟道区中的分子排布更加紧密，有助于提高空穴迁移率，适用于pmos器件。

目前提高场效应晶体管的载流子迁移率的方式主要包括两种：一种是采用嵌入式锗硅技术和嵌入式碳硅技术提高沟道区的迁移率，嵌入式锗硅材料与硅之间晶格失配形成压应力，以提高pmos器件的性能；嵌入式碳硅材料与硅之间晶格失配形成拉应力，以提高nmos器件的性能。另一种是应变记忆技术(smt，stressmemorizationtechnique)，通过在场效应晶体管的沟道区形成稳定应力，提高沟道区中的载流子迁移率，所述应力记忆技术具体包括采用退火工艺，使得应力盖帽层(acl，activationcappinglayer)底部的栅极结构再结晶，使得应力盖帽层所诱发的应力记忆于mos器件中，使得mos器件的电性能改善。

然而，现有技术采用smt技术形成的半导体器件的性能仍有待进一步提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件的形成方法，提高半导体器件沟道区的载流子迁移率。

为解决上述问题，本发明提供一种提供基底，所述基底上形成有栅极结构；对所述栅极结构两侧的基底进行预非晶化处理，在所述栅极结构两侧的基底内形成非晶区；在所述栅极结构两侧的基底内形成源漏掺杂区；在所述非晶区上形成应力盖帽层；对所述应力盖帽层以及非晶区进行退火处理，所述退火处理适于使所述非晶区在重新结晶过程中形成位错，所述位错适于向所述栅极结构下方的沟道区提供拉应力。

可选的，采用离子注入工艺进行所述预非晶化处理。

可选的，所述离子注入工艺的注入离子为ge、c或n。

可选的，所述预非晶化处理的工艺参数包括：注入离子为ge，注入能量为35kev～50kev，注入剂量为1e14atom/cm²～2e15atom/cm²。

可选的，在进行所述退火处理之前，所述源漏掺杂区位于所述基底内的深度比所述非晶区位于所述基底内的深度深；在进行所述退火处理后，所述源漏掺杂区包裹所述非晶区。

可选的，所述退火处理包括依次进行的尖峰退火以及激光退火。

可选的，，所述尖峰退火的工艺参数包括：退火温度为950℃～1050℃；所述激光退火的工艺参数包括：退火温度为1000℃～1200℃。

可选的，所述应力盖帽层的材料为氮化硅。

可选的，所述应力盖帽层的厚度为50埃～1000埃。

可选的，所述应力盖帽层还位于所述栅极结构顶部和侧壁上。

可选的，所述基底内形成有隔离结构，其中，所述栅极结构位于相邻隔离结构之间的基底上；且在进行预非晶化处理之前，还在所述隔离结构上形成边缘栅，所述边缘栅至少覆盖与所述基底相邻接的部分隔离结构。

可选的，在沿栅极结构一侧的隔离结构指向另一侧的隔离结构的方向上，所述边缘栅的宽度尺寸大于等于隔离结构顶部尺寸的1/4。

可选的，在形成所述非晶区之前，还包括步骤：在所述栅极结构侧壁上形成掩膜侧墙；以所述掩膜侧墙为掩膜，刻蚀位于所述栅极结构两侧的部分厚度的基底，在所述基底内形成凹槽；形成填充满所述凹槽的原位掺杂外延层，所述原位掺杂外延层中掺杂有n型离子；其中，对所述原位掺杂外延层进行所述预非晶化处理形成所述非晶区。

可选的，形成的所述非晶区位于所述原位掺杂外延层内。

可选的，所述原位掺杂外延层的材料为含有磷离子的硅，其中，磷离子的掺杂浓度为5e20atom/cm³～2.5e21atom/cm³。

可选的，在形成所述应力盖帽层之前，去除所述掩膜侧墙。

可选的，所述掩膜侧墙包括第一掩膜侧墙以及位于第一掩膜侧墙侧壁上的第二掩膜侧墙，其中，所述第一掩膜侧墙的材料为氧化硅，所述第二掩膜侧墙的材料为氮化硅。

可选的，在形成所述掩膜侧墙之前，还包括步骤：在所述栅极结构侧壁上形成偏移侧墙；以所述偏移侧墙为掩膜，对所述栅极结构两侧的基底进行掺杂，形成源漏轻掺杂区；其中，所述掩膜侧墙位于所述偏移侧墙侧壁上。

可选的，在退火处理之后，还在所述应力盖帽层上形成层间介质层，且在形成所述层间介质层之后，还包括步骤：刻蚀位于所述栅极结构两侧的层间介质层以及应力盖帽层形成接触孔，所述接触孔露出源漏掺杂区表面；形成填充满所述接触孔的接触插塞。

可选的，所述栅极结构为伪栅结构；在退火处理之后，还在所述应力盖帽层上形成层间介质层，且在形成所述层间介质层之后，还包括步骤：去除所述栅极结构，在所述层间介质层内形成开口；形成填充满所述开口的高k金属栅极。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体器件的形成方法的技术方案中，对栅极结构两侧的基底进行预非晶化处理，形成非晶区；并且在栅极结构内形成源漏掺杂区；接着，在非晶区上形成应力盖帽层，然后对应力盖帽层和非晶区进行退火处理，因此非晶区在由非晶态向晶态转化过程中其体积难以变大，使得非晶区在退火处理条件下重新结晶形成位错，所述位错适于向栅极结构下方的沟道区内提供拉应力，从而提高沟道区内的载流子迁移率，且避免了现有技术中通过栅极结构向沟道区施加应力的弊端，改善了形成的半导体器件的电学性能。

可选方案，在进行退火处理之前，源漏掺杂区位于所述基底内的深度比所述非晶区位于基底内的深度深，保证在退火处理后源漏掺杂区将非晶区包裹住，避免非晶区造成的漏电流问题，进一步提高半导体器件的电学性能。

可选方案中，在进行预非晶化处理之前，还在隔离结构上形成边缘栅，所述边缘栅至少覆盖与所述基底相邻接的部分隔离结构。在退火处理过程中，由于边缘栅对隔离结构具有指向基底底部方向的挤压作用，因此非晶区在非晶态转化为晶态的过程中，非晶区的体积膨胀难以通过隔离结构传递至外界，使得非晶区内尽可能多的形成位错，从而提高位错施加到栅极结构下方沟道区的拉应力的大小。

附图说明

图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的性能仍有待进一步提高。

通常的，采用smt技术形成的半导体器件的原理在于，形成覆盖栅极结构的应力盖帽层，然后采用退火工艺，使应力盖帽层底部的栅极结构再结晶，通过栅极结构向沟道区提供拉应力。然而，所述栅极结构向沟道区施加的应力作用有限，并且当所述栅极结构被去除时，栅极结构向沟道区施加的应力作用也将消失。

为解决上述问题，本发明提供一种半导体器件的形成方法，提供基底，所述基底上形成有栅极结构；对所述栅极结构两侧的基底进行预非晶化处理，在所述栅极结构两侧的基底内形成非晶区；在所述栅极结构两侧的基底内形成源漏掺杂区，且所述源漏掺杂区位于所述基底内的深度比所述非晶区位于所述基底内的深度深；在所述非晶区上形成应力盖帽层；对所述应力盖帽层以及非晶区进行退火处理，所述退火处理适于使所述非晶区在重新结晶过程中形成位错，所述位错适于向所述栅极结构下方的沟道区提供拉应力。

本发明通过位于栅极结构两侧的基底内形成位错，通过所述位错向栅极结构下方的沟道区内提供拉应力作用，从而避免了通过栅极结构向沟道区提供拉应力具有的弊端，改善形成的半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。

参考图1，提供基底201，所述基底201上形成有栅极结构203。

本实施例中，所述基底201为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底、镓化铟衬底或者绝缘体上的硅衬底。在其他实施例中，形成的半导体器件为鳍式场效应管时，所述基底还可以包括衬底以及位于衬底上的鳍部，其中，栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁。

本实施例中，所述基底201内还形成有隔离结构202，所述栅极结构202位于相邻隔离结构202之间的基底201上。其中，所述隔离结构202为浅沟槽隔离(sti，shallowtrenchisolation)结构或者局部氧化隔离(locos，localoxidationofsilicon)结构。本实施例中，所述隔离结构202的材料为氧化硅，在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。本实施例中，所述隔离结构202的顶部与基底201顶部齐平，在其他实施例中，所述隔离结构顶部还可以高于基底顶部。

本实施例中，在所述基底201表面还形成有界面层205，所述界面层205对所述基底201起到保护作用，减小后续的离子注入工艺对基底201表面造成的晶格损伤。所述界面层205的材料为氧化硅或氮化硅。在其他实施例中，所述界面层还可以仅位于栅极结构与基底之间。

需要说明的是，为了防止后续形成的位错向隔离结构202中提供较大的应力，保证位错尽可能多的向栅极结构203下方的沟道区中施加应力，还可以在所述隔离结构202上形成边缘栅204。

所述边缘栅204的作用包括：一方面，后续在边缘栅204侧壁上形成偏移侧墙和掩膜侧墙后再形成非晶区，使得非晶区与隔离结构202之间具有一定的距离，相应的后续形成的位错与隔离结构202之间也将具有一定的距离，从而有效的减小了位错向隔离结构202提供的应力，使得位错更为集中的向栅极结构203下方的沟道区中提供拉应力；另一方面，所述边缘栅204位于隔离结构202上方，所述边缘栅204能够限制隔离结构202的体积发生变化，主要的能够避免隔离结构202材料体积膨胀，使得后续形成的非晶区难以通过隔离结构202将体积膨胀传递至外界，保证非晶区内产生大量的位错。

本实施例中，所述边缘栅204具有相对的第一侧壁以及第二侧壁，其中，第二侧壁与栅极结构203之间的距离小于第一侧壁与栅极结构203之间的距离，且所述第二侧壁至少位于隔离结构202与基底201之间的界面上，也就是说，所述边缘栅204至少覆盖与所述基底201相邻接的部分隔离结构202，保证边缘栅204与基底201之间的隔离结构202被边缘栅204覆盖。在其他实施例中，所述边缘栅除位于隔离结构上之外，还可以位于与所述隔离结构相邻的部分基底上。

为了减小工艺步骤，所述边缘栅204与栅极结构203可以在同一道工艺步骤中形成，且所述边缘栅204与所述栅极结构203相互分立。本实施例中，以采用后栅工艺(gatelast)形成半导体器件为例，所述栅极结构203为伪栅结构，本实施例中，所述栅极结构203的材料为多晶硅，所述边缘栅204的材料为多晶硅。在其他实施例中，所述栅极结构的材料还可以为无定形碳，所述边缘栅的材料还可以为无定形碳。

本实施例中，在沿栅极结构203一侧的隔离结构202指向另一侧的隔离结构202的方向上，所述边缘栅204的宽度尺寸不宜过小，否则后续边缘栅204限制隔离结构202体积变化的能力过弱，造成隔离结构202将非晶区的体积膨胀传递至外界。为此，本实施例中，在沿栅极结构203一侧的隔离结构202指向另一侧的隔离结构202的方向上，所述边缘栅204的宽度尺寸大于或等于隔离结构202顶部宽度尺寸的1/4。在其他实施例中，所述边缘栅还可以覆盖隔离结构的全部顶部。

需要说明的是，在其他实施例中，还可以采用先栅工艺(gatefirst)形成半导体器件，相应的，所述栅极结构为高k金属栅极，所述边缘栅的材料与所述栅极结构的材料相同。

为了改善热载流子效应问题，进一步提高半导体器件的电学性能，本实施例中在形成非晶区之前，还在基底内形成源漏轻掺杂区。以下将结合附图进行详细说明。

参考图2，在所述栅极结构203侧壁上形成偏移侧墙；以所述偏移侧墙为掩膜，对所述栅极结构203两侧的基底201进行掺杂，形成源漏轻掺杂区(未图示)。

本实施例中，所述偏移侧墙为叠层结构，包括位于栅极结构203侧壁上的第一偏移侧墙213以及位于第一偏移侧墙213侧壁上的第二偏移侧墙223，其中，所述第一偏移侧墙213的材料与第二偏移侧墙223的材料不同，其中，第一偏移侧墙213的材料为氧化硅，第二偏移侧墙223的材料为氮化硅。在另一实施例中，所述偏移侧墙还可以为ono(oxide-nitride-oxide)结构的偏移侧墙。

需要说明的是，在其他实施例中，所述偏移侧墙还可以为单层结构，所述偏移侧墙的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，在所述栅极结构203侧壁上形成偏移侧墙的工艺过程中，形成的所述偏移侧墙还位于所述边缘栅204侧壁上。

在形成所述偏移侧墙之后，对所述栅极结构203两侧的基底201进行离子注入工艺，离子注入工艺的注入离子为n型离子，例如为p、as或sb，在所述栅极结构203两侧的基底201内形成源漏轻掺杂区，其中，所述源漏轻掺杂区用于作为半导体器件的ldd(lowdopeddrain)结构。

在对所述栅极结构两侧的基底201进行掺杂后，为了修复基底201受到的晶格损伤，且使得源漏轻掺杂区内的掺杂离子浓度进行再分布，对所述基底201进行退火处理，所述退火处理可以为尖峰退火(spikeanneal)。

参考图3，在所述栅极结构203侧壁上形成掩膜侧墙；以所述掩膜侧墙为掩膜，刻蚀位于所述栅极结构203两侧的部分厚度的基底201，在所述基底201内形成凹槽206。

由于栅极结构203侧壁上还形成有偏移侧墙，因此形成的所述掩膜侧墙位于所述偏移侧墙侧壁上。在其他实施例中，所述栅极结构侧壁上未形成偏移侧墙时，则形成的所述掩膜侧墙直接位于栅极结构侧壁上。

本实施例中，所述掩膜侧墙包括第一掩膜侧墙233以及位于第一掩膜侧墙233侧壁上的第二掩膜侧墙243，其中，所述第一掩膜侧墙233的材料为氧化硅，所述第二掩膜侧墙244的材料为氮化硅。在另一实施例中，所述掩膜侧墙还可以为ono结构的侧墙。

在其他实施例中，所述掩膜侧墙还可以为单层结构，所述掩膜侧墙的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，所述凹槽206的剖面形状为u型。在其他实施例中，所述凹槽的剖面形状还可以为方形或sigma形。

采用干法刻蚀工艺，刻蚀位于所述掩膜侧墙两侧的部分厚度的基底201，形成所述凹槽206，其中，所述干法刻蚀工艺为各向异性刻蚀工艺。在其他实施例中，所述凹槽的剖面形状为sigma形时，先采用各向异性刻蚀工艺刻蚀栅极结构两侧的基底形成预凹槽；接着，对所述预凹槽进行各向同性刻蚀处理，形成所述sigma形凹槽。

所述凹槽206的深度大于或等于后续形成的非晶区的深度。其好处在于，后续会在所述凹槽206内填充满原位掺杂外延层；由于凹槽206的深度大于或等于后续形成的非晶区的深度，相应的形成的原位掺杂外延层的深度也将大于或等于后续形成的非晶区的深度，使得后续对原位掺杂外延层进行预非晶化处理，即可以形成所述非晶区；在同样的预非晶化处理的工艺条件下，原位掺杂外延层的非晶化程度大于基底201的非晶化程度，使得本实施例中后续形成的非晶区具有较高的非晶化程度，从而提高后续形成的位错向沟道区施加的拉应力。

本实施例中，所述凹槽206的深度为10纳米～30纳米。

参考图4，形成填充满所述凹槽206(参考图3)的原位掺杂外延层207，所述原位掺杂外延层207中掺杂有n型离子。

采用选择性外延工艺(selectiveepi)形成所述原位掺杂外延层207，具体的，所述原位掺杂外延层207的材料为掺杂有n型离子的硅、锗、碳化硅或锗化硅，其中，n型离子包括磷离子、砷离子或锑离子。

本实施例中，所述原位掺杂外延层207的材料为掺杂有磷离子的硅。所述原位掺杂外延层207的作用包括：第一，由于原位掺杂外延层207中掺杂有n型离子，因此与基底201经历预非晶化处理形成非晶区的非晶化程度相比，原位掺杂外延层207经历预非晶化处理后形成的非晶区的非晶化程度更高，相应后续形成的位错提供的应力更大；第二，所述原位掺杂外延层207为后续形成源漏掺杂区提供工艺基础。

本实施例中，所述原位掺杂外延层207的材料为含有磷离子的硅，其中，磷离子的掺杂浓度为5e20atom/cm³～2.5e21atom/cm³，例如磷离子的掺杂浓度为2.2e21atom/cm³。

所述原位掺杂外延层207的深度大于或等于后续形成的非晶区的深度，其好处可参见前述对凹槽206的相应描述。

本实施例中，所述原位掺杂外延层207的顶部高于基底201顶部。在其他实施例中，所述原位掺杂外延层的顶部还可以与基底顶部齐平。

参考图5，对所述栅极结构203两侧的基底201进行预非晶化处理208，在所述栅极结构203两侧的基底201内形成非晶区209。

采用离子注入工艺进行所述预非晶化处理208，所述离子注入工艺的注入离子为ge、c或n，离子注入工艺的注入离子会破坏基底201的晶格结构，使得部分厚度的基底201从晶态转化为非晶态，从而形成非晶区209。

本实施例中，由于前述在基底201内形成有原位掺杂外延层207，因此实际上，是对栅极结构203两侧的原位掺杂外延层207进行预非晶化处理208，在所述原位掺杂外延层207内形成非晶区209。

本实施例中，所述非晶区209位于所述原位掺杂外延层207内，也就是说，所述非晶区209的深度小于或等于所述原位掺杂外延层207的深度，使得非晶区209内的晶格非晶化程度较大，有利于提高后续形成的位错向栅极结构203下方的沟道区施加的拉应力大小。在其他实施例中，所述非晶区的深度还可以大于原位掺杂外延层，相应的，形成的一部分的非晶区由原位掺杂外延层转化形成，另一部分的非晶区由基底转化形成。

在一个具体实施例中，所述预非晶化处理208的工艺参数包括：注入离子为ge，注入能量为35kev～50kev，注入剂量为1e14atom/cm²～2e15atom/cm²。需要说的是，所述预非晶化处理的工艺参数，可以依据形成的原位掺杂外延层的深度进行确定。

本实施例中，所述非晶区209的深度为15纳米～50纳米。

需要说明的是，所述原位掺杂外延层207可以作为基底201的一部分，因此“对栅极结构203两侧的原位掺杂外延层207进行预非晶化处理208”仍可理解为“对栅极结构203两侧的基底201进行预非晶化处理20，形成非晶区209”。

还需要说明的是，在其他实施例中，还可以形成掩膜侧墙之后，直接对栅极结构两侧的基底进行预非晶化处理，在所述栅极结构两侧的基底内形成非晶区。

继续参考图5，在形成所述非晶区209之后，在所述栅极结构203两侧的基底201内形成源漏掺杂区210，且非晶区209位于基底201内的深度比所述源漏掺杂区210位于基底201内的深度浅。

具体的，以所述掩膜侧墙为掩膜，对所述栅极结构203两侧的基底201进行离子注入工艺，形成所述源漏掺杂区210，其中，所述源漏掺杂区201内的掺杂离子为n型离子，例如为磷离子、砷离子或锑离子。

所述非晶区209位于基底201内的深度比所述源漏掺杂区210位于基底201内的深度浅，保证在后续进行退火处理后，经历过离子再扩散的源漏掺杂区210包裹形成的非晶区209，从而抑制位错引起的漏电流问题。

参考图6，去除所述掩膜侧墙。

具体的，去除所述第一掩膜侧墙233(参考图5)以及第二掩膜侧墙243(参考图5)。

参考图7，在所述非晶区209上以及栅极结构203上形成应力盖帽层211，所述应力盖帽层211的材料致密度大于所述非晶区209的材料致密度。

本实施例中，所述应力盖帽层211覆盖栅极结构203顶部以及侧壁上，所述应力盖帽层211还覆盖边缘栅204顶部以及侧壁上。

所述应力盖帽层211的作用包括：在后续的退火处理过程中，所述非晶区209的材料晶格发生变化且具有体积变大的趋势，所述应力盖帽层211的材料致密度大，起到抑制非晶区209体积膨胀的作用，由于非晶区205的体积膨胀难度增加，进而使得非晶区209中形成位错。

本实施例中，所述应力盖帽层211的材料为氮化硅，采用等离子体增强化学气相沉积工艺形成。在其他实施例中，所述应力盖帽层的材料还可以采用低压气相沉积工艺形成的氮化硅、采用化学气相沉积工艺形成的原硅酸四乙酯或者通过高纵宽比工艺形成的氧化硅。

本实施例中，所述应力盖帽层211的厚度为50埃～1000埃。

参考图8，对所述应力盖帽层211以及非晶区209)进行退火处理301，所述退火处理301适于使所述非晶区209在重新结晶过程中形成位错30，所述位错30适于向栅极结构203下方的沟道区提供拉应力。

本实施例中，所述退火处理301包括依次进行的尖峰退火以及激光退火，其中，所述尖峰退火的工艺参数包括：退火温度为950℃～1050℃；所述激光退火的工艺参数包括：退火温度为1000℃～1200℃。

在所述退火处理301过程中，所述源漏掺杂区210内的掺杂离子进行扩散再分布。另外，在退火处理301过程中，所述非晶区209内的材料由非晶态向晶态转化，且所述非晶区209体积具有膨胀趋势；由于非晶区209顶部被应力盖帽层211覆盖，使得非晶区209难以发生体积膨胀，进而在非晶区209内形成八字形的位错30，其中，所述位错30适于向栅极结构203下方的沟道区提供拉应力。

其中，所述位错30在沿[111]晶向上形成，从而使得非晶区209内形成八字形的位错30。

并且，本实施例中，由于非晶区209是在原位掺杂外延层207的基础上形成的，所述非晶区209的非晶化程度较高，因此在退火处理301过程中非晶区209由非晶态转化为晶态时产生的位错30的数量也将较大，从而使得位错30向栅极结构203下方的沟道区提供的拉应力的作用也显著增强。

此外，在退火处理301过程中，与非晶区209相邻的隔离结构202上方形成有边缘栅204，所述边缘栅204对隔离结构202具有挤压作用，使得非晶区209的体积膨胀难以通过隔离结构202传递出去，保证非晶区209在退火处理301过程中产生的位错30数量较大。

若在隔离结构上未形成边缘栅，则在退火处理过程中，所述非晶区体积发生膨胀后挤压与非晶区相邻的隔离结构，使得非晶区的体积膨胀传递至隔离结构中进而传递至外界，因此非晶区非晶态转化为晶态过程中产生的位错的数量将减少，相应的位错向栅极结构下方的沟道区提供的拉应力也将减小。

参考图9，在所述应力盖帽层211上形成层间介质层303，所述层间介质层303位于栅极结构203侧壁上。所述层间介质层303的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，所述层间介质层303的顶部与栅极结构203顶部齐平，形成所述层间介质层303的工艺步骤包括：在所述应力盖帽层211上形成层间介质膜，所述层间介质膜顶部高于栅极结构203顶部；采用化学机械研磨工艺，研磨去除高于栅极结构203顶部的层间介质膜，形成所述层间介质层203，还研磨去除高于栅极结构203顶部的应力盖帽层211，暴露出栅极结构203顶部；且还研磨去除高于边缘栅204顶部的应力盖帽层211，暴露出边缘栅204顶部。

参考图10，去除所述栅极结构203(参考图9)，在所述层间介质层303内形成开口；形成填充满所述开口的高k金属栅极。

本实施例中，在去除所述栅极结构203的工艺过程中，还去除所述边缘栅204(参考图9)；在形成所述高k金属栅极的工艺过程中，在所述边缘栅204所在的位置形成边缘高k金属栅极。

所述高k金属栅极包括：高k栅介质层311、位于高k栅介质层311上的金属层312，其中，高k栅介质层311的材料包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3，金属层312的材料包括cu、al或w。为了改善半导体器件的阈值电压，所述高k栅介质层311与金属层312之间还可以形成功函数层，所述功函数层的材料为tial、tialn、tialc或aln。

所述边缘高k金属栅极包括：边缘高k栅介质层411、位于边缘高k栅介质层411上的边缘金属层412。

参考图11，刻蚀位于所述栅极结构203两侧的层间介质层303以及应力盖帽层211，形成暴露出源漏掺杂区210表面的接触孔304。

采用干法刻蚀工艺刻蚀所述层间介质层303以及应力盖帽层211。在一具体实施例中，形成所述接触孔304的工艺步骤包括：在所述层间介质层303上形成图形层，所述图形层定义出接触孔的位置和尺寸；以所述图形层为掩膜，刻蚀所述层间介质层303以及应力盖帽层211，形成所述接触孔304；去除所述图形层。

为了减小源漏掺杂区210与后续形成的接触插塞之间的接触电阻，还可以在所述接触孔304露出的源漏掺杂区210表面形成金属硅化物层(未图示)。

参考图12，形成填充满所述接触孔304(参考图11)的接触插塞305。

所述接触插塞305的材料为铜、铝或钨。

本实施例中，所述接触插塞305的材料为钨。在形成所述接触插塞305之前，还可以在所述接触孔304底部和侧壁上形成阻挡层，所述阻挡层的材料为tin或tan。

本实施例提供的半导体器件的形成方法中，对栅极结构两侧的基底进行预非晶化处理，形成非晶区；并且在栅极结构内形成源漏掺杂区，且源漏掺杂区位于所述基底内的深度比所述非晶区位于基底内的深度深，保证后续退火处理后源漏掺杂区将形成的非晶区包裹住，避免非晶区造成的漏电流问题；接着，在非晶区上形成应力盖帽层，然后对应力盖帽层和非晶区进行退火处理，由于应力盖帽层的材料致密度大于非晶区的材料致密度，因此非晶区在由非晶态向晶态转化过程中其体积难以变大，使得非晶区内形成位错，所述位错适于向栅极结构下方的沟道区内提供拉应力，从而提高沟道区内的载流子迁移率，且避免了现有技术中通过栅极结构向沟道区施加应力的弊端，改善了形成的半导体器件的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。