沟槽型双层栅MOS介质层的工艺方法与流程

本发明涉及半导体领域，特别是指一种沟槽型双层栅mos介质层的工艺方法。

背景技术：

普通的沟槽型双层栅mos器件如图1所示，沟槽位于硅衬底中，沟槽内壁附着有绝缘介质层，沟槽内分为上下两部分的多晶硅，下层为mos器件的源极多晶硅，上层为mos器件的栅极(多晶硅)。上下两层多晶硅之间由栅氧化层和介质层隔离。目前两层多晶硅之间的介质层形成工艺方法采用热氧化层在硅和源极多晶硅上成膜厚度的差异，同时生成gox(栅氧)和ipo(介质层)，工艺简单。但其缺点也很明显：多晶硅上与硅上成膜比为1:3，以栅氧化层淀积厚度的目标计算，介质层厚度达到漏电接近spec。

另外，栅极多晶硅底部存在容易击穿的薄弱点(如图1箭头所指处)，离源极多晶硅距离有良率低的风险。

技术实现要素：

本发明所要解决的技术问题在于提供一种沟槽型双层栅mos介质层的工艺方法。

为解决上述问题，本发明所述的沟槽型双层栅mos介质层的工艺方法，包括：

第1步，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介质层，并在沟槽内第一次填充满多晶硅，对多晶硅及介质层进行回刻，空出沟槽的上半部分；

第2步，进行热氧化形成热氧化层及高密度等离子氧化膜的淀积；再进行第二次多晶硅淀积以填充满沟槽，然后进行多晶硅的回刻；

第3步，对热氧化层进行回刻；进行基极及源极注入；形成层间膜；刻蚀接触孔并淀积金属；淀积钝化层。

进一步地，所述第1步中，介质层包括热氧化层以及氧化膜/氮化膜/氧化膜的复合衬垫膜层；或者是热氧化层加氮化膜层。

进一步地，所述第1步中，第一次多晶硅的回刻至沟槽的中间深度位置，作为源极多晶硅。

进一步地，所述第2步中，第二次多晶硅淀积完成后的回刻，是回刻至沟槽内的多晶硅与硅衬底表面平齐，第二次淀积的多晶硅形成栅极。

进一步地，所述第3步中，热氧化层回刻采用干法刻蚀。

本发明所述的沟槽型双层栅mos介质层的工艺方法，优化介质层的膜质结构，即通过热氧与高密度等离子氧化膜的组合，增加介质层的厚度，使构成栅极的多晶硅与构成源极的多晶硅之间的距离变大，改善栅/源漏电的同时，解决了构成栅极的多晶硅底部的薄弱区的问题。

附图说明

图1是传统工艺形成后栅极的多晶硅与源极的多晶硅之间的介质膜存在易击穿点的示意图，图中箭头所示处为易击穿点。

图2是本发明工艺第一次多晶硅淀积并回刻后的示意图。

图3是本发明工艺第二次多晶硅淀积并回刻后的示意图。

图4是本发明接触孔等后续工艺完成后的示意图。

图5是本发明工艺流程图。

附图标记说明

1是介质层，2是第一次淀积的多晶硅(作为源极的多晶硅)，3是热氧化层，4是高密度等离子体氧化膜，5是第二次淀积的多晶硅(作为栅极的多晶硅)，6是层间膜，7是接触孔。

具体实施方式

本发明所述的沟槽型双层栅mos介质层的工艺方法，包括：

第1步，如图2所示，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介质层1，介质层包括热氧化层以及氧化膜/氮化膜/氧化膜的复合衬垫膜层；或者是热氧化层加氮化膜层；并在沟槽内第一次填充满多晶硅2，对多晶硅及介质层进行回刻，空出沟槽的上半部分，下部剩余的多晶硅作为源极。

第2步，进行热氧化形成热氧化层3及高密度等离子氧化膜4的淀积；再进行第二次多晶硅淀积5以填充满沟槽，然后进行多晶硅的回刻，即回刻至沟槽内的多晶硅与硅衬底表面平齐，回刻后剩余的多晶硅形成栅极，如图3所示。

第3步，如图4所示，对热氧化层进行干法回刻；进行基极及源极注入；形成层间膜6；刻蚀接触孔7并淀积金属；淀积钝化层(金属、钝化层等图中未示)。

通过上述工艺方法，热氧与高密度等离子氧化膜的组合，增加了介质层的厚度，使构成栅极的多晶硅与构成源极的多晶硅之间的距离变大，改善栅/源漏电的同时，解决了构成栅极的多晶硅底部的薄弱区的问题。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：

技术总结
本发明公开了一种优化沟槽型双层栅MOS介质层结构的方法,包含：第1步，在硅衬底上刻蚀形成沟槽，在沟槽内部生长介质层，并在沟槽内第一次填充满多晶硅，对多晶硅及介质层进行回刻，空出沟槽的上半部分；第2步，进行热氧化形成热氧化层及高密度等离子氧化膜的淀积；再进行第二次多晶硅淀积以填充满沟槽，然后进行多晶硅的回刻；第3步，对热氧化层进行回刻；进行基极及源极注入；形成层间膜；刻蚀接触孔并淀积金属；淀积钝化层。本发明优化了介质层的膜质结构，即通过热氧与高密度等离子氧化膜的组合，增加介质层的厚度，使构成栅极的多晶硅与构成源极的多晶硅之间的距离变大，改善栅/源漏电的同时，解决了构成栅极的多晶硅底部的薄弱区的问题。

技术研发人员：陈晨
受保护的技术使用者：上海华虹宏力半导体制造有限公司
技术研发日：2017.08.15
技术公布日：2017.12.19