基于直接带隙改性Ge沟道的PMOS器件及其制备方法与流程

本发明涉及集成电路技术领域，特别涉及一种基于直接带隙改性ge沟道的pmos器件及其制备方法。

背景技术：

随着半导体器件特征尺寸的不断微缩和平面化sicmos(complementarymetal-oxide-semiconductortransistor)工艺的长足进步，集成电路(ic,integratedcircuit)技术和产业在其诞生后的半个多世纪来一直以惊人的速度增长。今天，以微电子、集成电路为基石的现代电子工业已成为全球第一大产业，正广泛而深刻地影响着人们的生活质量乃至现代文明的进程。

随着集成电路集成度的不断提高，特征尺寸不断缩小，出现了一系列材料、器件物理、器件结构和工艺技术等方面的问题，如散热问题严重、电互连功耗大，寄生rc导致传输速度下降，尤为关键的是mosfet器件迁移率退化问题，都限制着集成电路的进一步发展。因此，为了解决这些问题，采用新的沟道材料、新的工艺技术和新的集成方式势在必行。目前一个新的发展趋势就是将现有成熟的微电子和光电子技术结合，充分发挥硅基微电子先进成熟的工艺技术、高密度集成、价格低廉以及光子极高的传输速率、高抗干扰性和低功耗的优势，实现硅基光电集成；另一个趋势就是使用高迁移率材料作为mosfet器件的沟道以提升器件速度。近年来，直接带隙ge材料由于同时具备这两种优势而得到了重点研究。

锗(ge)材料是间接带隙半导体，其空穴迁移率达1900cm²/v·s，约为si材料的4倍。改性条件下(如应力作用)，ge半导体甚至可由间接带隙半导体转变为直接带隙半导体。一方面，相较于ge半导体，直接带隙ge价带轻、重空穴带分裂，空穴有效质量减小，其空穴迁移率更高，应用于电子器件(如pmos)，将显著提升pmos器件的性能；另一方面，直接带隙ge材料可在无声子参与的情况下实现载流子复合，高复合效率的直接带隙ge还应用于光子器件，具备单片光电集成的技术优势。这样，利用直接带隙ge作为pmos沟道材料，即可提升pmos性能，该pmos又具有单片光电集成的优势，该方案可为集成电路的发展提供了又一技术途径。

在此背景下，如何设计与实现基于直接带隙改性ge沟道的pmos器件，将具有重要的应用价值。

技术实现要素：

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种基于直接带隙改性ge沟道的pmos器件及其制备方法。

具体地，本发明一个实施例提出的一种基于直接带隙改性ge沟道的pmos器件的制备方法，包括：

s101、选取晶面为(100)、掺杂浓度为1×10¹⁵～9×10¹⁵cm^-3的单晶si衬底为初始材料；

s102、利用化学气相淀积工艺，在275℃～325℃下在所述单晶si衬底上生长厚度为50nm第一ge层；

s103、在500℃～600℃下，在所述第一ge层上利用cvd工艺以ash3作为n型杂质淀积900～950nm的第二ge层；

s104、在750℃～850℃下，在h2气氛中退火10～15分钟；

s105、在75℃的h2o2溶液中，浸入时间为10分钟，在所述第二ge层表面形成geo2钝化层；

s106、在250℃～300℃下，采用原子层淀积工艺淀积厚度为3nm的hfo2材料作为栅介质层；

s107、采用反应溅射系统淀积厚度为110nmtan材料作为栅极层；

s108、利用选择性刻蚀工艺刻蚀指定区域的所述tan材料、所述hfo2材料及所述geo2钝化层形成栅极；

s109、在所述第二ge层和所述栅极表面淀积厚度为10nm的sio2材料；

s110、利用cvd工艺在所述sio2材料表面淀积厚度为20～30nm的si3n4材料；

s111、采用选择性刻蚀工艺刻蚀掉异于所述栅极表面的部分所述sio2材料和所述si3n4材料，在所述栅极表面形成牺牲保护层；

s112、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述栅极表面的光刻胶；

s113、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二ge层，形成ge台阶；

s114、去除表面光刻胶；

s115、在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述ge台阶周围生长厚度为20nm的si0.5ge0.5材料；

s116、利用离子注入工艺在所述si0.5ge0.5材料内注入bf2⁺形成源漏区；

s117、利用湿法刻蚀工艺去除所述sio2材料和所述si3n4材料形成的所述牺牲保护层；

s118、利用cvd工艺淀积厚度为20～30nm的bpsg以形成介质层；

s119、采用硝酸和氢氟酸刻蚀所述介质层形成源漏接触孔；

s120、利用电子束蒸发工艺淀积厚度为10～20nm金属w，形成源漏接触；

s121、利用选择性刻蚀工艺刻蚀掉指定区域的金属w，形成源漏区电极，最终形成所述基于直接带隙改性ge沟道的pmos器件。

本发明另一个实施例提出的一种基于直接带隙改性ge沟道的pmos器件，包括：单晶si衬底层、第一ge层、第二ge层及si0.5ge0.5层、geo2钝化层、hfo2栅介质层、tan栅极层；其中，所述pmos器件由上述实施例所述的方法制备形成。

本发明另一个实施例提出的一种基于直接带隙改性ge沟道的pmos器件的制备方法，包括：

选取单晶si衬底；

在第一温度下，在所述单晶si衬底表面生长第一ge层；

在第二温度下，在所述第一ge层表面生长第二ge层；

在所述第二ge层表面连续生长栅介质层和栅极层；

利用选择性刻蚀工艺刻蚀指定区域的所述栅介质层和所述栅极层形成栅极；

在所述栅极表面形成牺牲保护层；

利用刻蚀工艺对所述第二ge层进行刻蚀在所述栅极位置处形成ge台阶；

在所述第二ge层表面生长sige层；

去除所述牺牲保护层，以形成所述基于直接带隙改性ge沟道的pmos器件。

在发明的一个实施例中，所述第一ge层和所述第二ge层分别在第一温度和第二温度下分别生长，其中，所述第一温度低于第二温度。

在本发明的一个实施例中，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。

在本发明的一个实施例中，在所述栅极表面形成牺牲保护层，包括：

在所述第二ge层和所述栅极表面淀积sio2材料；

利用cvd工艺在所述sio2材料表面淀积si3n4材料；

采用选择性刻蚀工艺刻蚀掉异于所述栅极表面的部分所述sio2材料和所述si3n4材料，在所述栅极表面形成牺牲保护层。

在本发明的一个实施例中，利用刻蚀工艺对所述第二ge层进行刻蚀在所述栅极位置处形成ge台阶，包括：

在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述栅极表面的光刻胶；

利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二ge层，形成所述ge台阶；

去除表面光刻胶。

在本发明的一个实施例中，在所述第二ge层表面生长sige层，包括：

在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积工艺在所述ge台阶周围生长厚度为20nm的si0.5ge0.5材料；其中，sih4体积流量为5ml/min,geh4体积流量为2ml/min，生长时间为1h。

在本发明的一个实施例中，去除所述牺牲保护层之后，还包括：

利用cvd工艺淀积bpsg以形成介质层；

采用硝酸和氢氟酸刻蚀所述介质层形成源漏接触孔；

利用电子束蒸发工艺淀积金属w，形成源漏接触；

利用选择性刻蚀工艺刻蚀掉指定区域的金属w，形成源漏区电极。

本发明另一个实施例提出的一种基于直接带隙改性ge沟道的pmos器件，包括：si衬底层、第一ge层、第二ge层及sige层、栅介质层及栅极层；其中，所述pmos器件由上述实施例所述的方法制备形成。

上述实施例，本发明使用低温-高温两步生长法来制备ge外延层。直接使用ge材料作为衬底价格昂贵，不利于大规模应用。而低温-高温两步生长法以si材料为衬底，将进一步节省生产成本。该方法先低温外延一薄层ge，抑制由于大的晶格失配引起的岛状生长。再高温生长主体ge外延层。与传统渐变缓冲层生长方法相比，该方法减小了渐变层厚度，并且使得ge外延层表面粗糙度显著降低。

将直接带隙ge材料作为pmos器件的沟道，能显著提高空穴迁移率和器件驱动电流。而且，直接带隙ge材料还可应用于光子器件有源层，因此，本发明提出的直接带隙gepmos还具备单片光电集成的优势。具体优点如下：

1、本发明基于低温-高温两步生长法制备ge材料，并利用选择性外延sige引入张应力，得到的直接带隙ge晶体质量高；

2、本发明pmos的沟道材料为直接带隙ge材料，相对于传统ge材料载流子迁移率有了很大提升，从而提高了pmos器件的电流驱动与频率特性；

3、本发明pmos器件具有较大的驱动电流，缩小了与nmos器件驱动电流的差距，从而可减小pmos器件的宽长比，提升电路的速度和集成度。

4、本发明实现的直接带隙ge材料，其载流子迁移率和复合效率高，可应用于单片光电集成，可增强电路功能、速度等关键性能。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种基于直接带隙改性ge沟道的pmos器件的工艺流程图；

图2为本发明实施例提供的一种直接带隙改性ge结构的俯视示意图；

图3a-图3r为本发明实施例提供的一种基于直接带隙改性ge沟道的pmos器件的工艺示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图1，图1为本发明实施例提供的一种基于直接带隙改性ge沟道的pmos器件的工艺流程图。该方法包括如下步骤：

步骤a、选取单晶si衬底；

步骤b、在第一温度下，在所述单晶si衬底表面生长第一ge层；

步骤c、在第二温度下，在所述第一ge层表面生长第二ge层；

步骤d、在所述第二ge层表面连续生长栅介质层和栅极层；

步骤e、利用选择性刻蚀工艺刻蚀指定区域的所述栅介质层和所述栅极层形成栅极；

步骤f、在所述栅极表面形成牺牲保护层；

步骤g、利用刻蚀工艺对所述第二ge层进行刻蚀在所述栅极位置处形成ge台阶；

步骤h、在所述第二ge层表面生长sige层；

步骤i、去除所述牺牲保护层，以形成所述基于直接带隙改性ge沟道的pmos器件。

其中，步骤b和步骤c中，所述第一ge层和所述第二ge层分别在第一温度和第二温度下分别生长，其中，所述第一温度低于第二温度。进一步地，所述第一温度的范围为275℃～325℃；所述第二温度的范围为500℃～600℃。

可选地，步骤f包括：

步骤f1、在所述第二ge层和所述栅极表面淀积sio2材料；

步骤f2、利用cvd工艺在所述sio2材料表面淀积si3n4材料；

步骤f3、采用选择性刻蚀工艺刻蚀掉异于所述栅极表面的部分所述sio2材料和所述si3n4材料，在所述栅极表面形成牺牲保护层。

其中，对于步骤g，具体工艺可以为：

步骤g1、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述栅极表面的光刻胶；

步骤g2、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二ge层，形成所述ge台阶；

步骤g3、去除表面光刻胶。

其中，对于步骤h，具体包括工艺步骤：

在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积艺在所述ge台阶周围生长厚度为20nm的si0.5ge0.5材料；其中，sih4体积流量为5ml/min,geh4体积流量为2ml/min，生长时间为1h。

在步骤i中，去除所述牺牲保护层之后，还包括：

步骤x1、利用cvd工艺淀积bpsg以形成介质层；

步骤x2、采用硝酸和氢氟酸刻蚀所述介质层形成源漏接触孔；

步骤x3、利用电子束蒸发工艺淀积金属w，形成源漏接触；

步骤x4、利用选择性刻蚀工艺刻蚀掉指定区域的金属w，形成源漏区电极。

本发明的工作原理具体为：

ge为间接带隙半导体，改性可致其转变为直接带隙半导体。具体来说是指通过一定的方法与技术，调制ge布里渊区中心的导带底和决定其禁带宽度处于布里渊区边界[111]方向的导带底能级相对位置、以及改变导带底电子、价带顶空穴有效质量，进而增强ge材料载流子(电子、空穴)迁移率等关键物理参数。改性ge甚至可发生带隙转化，由间接带隙材料变为直接带隙材料，其载流子复合效率大幅提高，可应用于光电子器件；同时，改性情况下ge空穴迁移率显著高于si空穴迁移率，应用于电子器件，工作速度高、频率特性好。因此，改性ge具备在单片同层实现高性能微电子器件与光电子器件集成的潜力，且其工艺与si兼容，为高速器件与电路提供了又一新的技术发展途径。然而目前面临的关键问题在于如何制备较大应变的ge材料，使ge由间接带隙半导体变为直接带隙半导体。

目前，国内外重点研究的ge改性技术有如下三类：1、通过低强度张应力和n型掺杂的调节，将ge材料改性为准直接带隙的材料；2、施加高强度张应力，使ge材料转变为直接带隙材料；3、采用合金化的手段(典型的如gesn合金)，获得直接带隙改性ge材料。如图1所示，本发明利用ge周围选择性外延锗硅(sige)引入张应力，将获得较高质量的直接带隙ge材料。具体原理是由于ge的晶格常数比sige材料要大，在源漏区域下方的sige材料将被迫适应ge材料的晶格常数，因此sige横向晶格将受到张应力；而在源漏区域上方的sige材料由于厚度较厚，已经达到弛豫状态。由于器件总长度保持不变，随着sige横向晶格的缩小，导致中心区域的ge材料将受到张应力，请参见图2，图2为本发明实施例提供的一种直接带隙改性ge结构的俯视示意图。

除此之外，本发明使用低温-高温两步生长法来制备ge外延层。直接使用ge材料作为衬底价格昂贵，不利于大规模应用。而低温-高温两步生长法以si材料为衬底，将进一步节省生产成本。该方法先低温外延一薄层ge，抑制由于大的晶格失配引起的岛状生长。再高温生长主体ge外延层。与传统渐变缓冲层生长方法相比，该方法减小了渐变层厚度，并且使得ge外延层表面粗糙度显著降低。

将直接带隙ge材料作为pmos器件的沟道，能显著提高空穴迁移率和器件驱动电流。而且，直接带隙ge材料还可应用于光子器件有源层，因此，本发明提出的直接带隙gepmos还具备单片光电集成的优势。

另外，本发明实施例提供的一种基于直接带隙改性ge沟道的pmos器件，包括：si衬底层、第一ge层、第二ge层及sige层、栅介质层及栅极层；其中，所述pmos器件由由上述实施例所述的方法制备形成。

实施例二

请参见图3a-图3r，图3a-图3r为本发明实施例提供的一种基于直接带隙改性ge沟道的pmos器件的工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括：

s101、衬底选取。如图3a所示，选取单晶硅(001)为衬底001，初始掺杂类型为n型，浓度为10¹⁵cm^-3。

s102、两步法生长锗外延层：

s1021、利用化学气相淀积(cvd)的方法，在衬底上，以低、高温两部法生长n型ge(001)薄膜，掺杂浓度为1～5×10¹⁶cm^-3；

s1022、如图3b所示,在275℃～325℃下生长一层50nm厚的“低温”ge((lt-ge)薄膜002。大部分弹性应力的弛豫发生在小于10纳米的低温ge层，但为避免晶体质量损失需要厚度较大(大于27纳米)的低温ge层。因此本发明将lt-ge层设定为50nm。低的生长温度同时抑制了三维ge岛的形成和位错形成的弛豫应力；

s1023、如图3c所示，在500～600℃的生长温度下，并对外延层以ash3作为n型杂质进行，淀积900-950nm的ge层003；

s1024、为提高晶格质量，在h2气氛中750℃～850℃退火(在一个固定的温度或循环)不超过10–15分钟。

s1025、为了在ge沟道与mos氧化层界面处获得良好的电学特性和稳定性，需要在ge表面形成一层geo2钝化层。方法是将衬底放在75℃的h2o2溶液中，浸入时间为10分钟，在ge表面将形成一层很薄的geo2钝化层004，如图3d所示。

s103、制作栅极。

s1031、如图3e所示，在250℃～300℃条件下，利用原子层淀积法淀积3nm厚的氧化铪(hfo2)005，反应前体为[(ch3)(c2h5)n]4hf，氧化剂为h2o；

s1032、如图3f所示，采用反应溅射系统淀积110nm厚的氮化钽(tan)006；

s1033、如图3g所示，利用刻蚀工艺刻选择性蚀掉指定区域的tan-hfo2形成pmos的栅极区。

s104、保护栅极。栅极在进行源漏刻蚀以及选择性锗硅外延生长的过程中必须得到保护。

s1041、如图3h所示，在栅极表面淀积一层薄的sio2层007，厚度约为10nm；

s1042、如图3i所示，用化学气相沉积法淀积厚度为20～30nm的si3n4层008作为牺牲保护层，其作用是在源漏区域刻蚀和选择性锗硅外延生长过程中保护栅极不受损害，另外不影响源漏离子注入的自对准工艺；

s1043、如图3j所示，刻蚀除栅极之外的sio2和sin层。

s105、选择性外延sige材料。

s1051、光刻，涂胶并选择区域曝光。如图3k所示，在中心保留区域的光刻胶009，四周的光刻胶被刻蚀掉；

s1052、刻蚀ge材料。如图3l所示，在cf4和sf6气体环境中，采用感应耦合等离子体(icp)方法刻蚀。中心区域由于光刻胶的抗刻蚀性，中心的ge材料得以保留；刻蚀栅极的四周区域；

s1053、如图3m所示，在500℃～600℃下，以硅烷、锗烷为气源，采用化学气相淀积(cvd)技术在暴露出的ge衬底上生长一层20nm厚的si0.5ge0.5层010。其中，sih4体积流量为5ml/min,geh4体积流量为2ml/min，生长时间为1h；并对源漏区域以bf2⁺作为p型杂质对样品进行掺杂，离子注入能量与剂量分别为35kev与1×10¹⁷cm^-2，如图3n是俯视图，掺杂区域为图中011；

s1044、如图3o所示，采用湿法刻蚀方式去除栅极覆盖的si3n4和sio2。

s106、淀积pmos电极：

s1061、淀积介质层。如图3p所示，采用化学气象淀积(cvd)淀积20～30nm的bpsg，形成介质层(pmd)012，掺bpsg能俘获移动离子，以防止它们扩散到栅极而损害器件性能；

s1062、刻蚀接触孔。如图3q所示，用硝酸和氢氟酸刻蚀bpsg形成源漏接触孔；

s1063、淀积金属。如图3r所示，利用电子束蒸发淀积10～20nm厚的钨(w)，形成源漏接触；利用刻蚀工艺刻选择性蚀掉指定区域的金属w，形成源漏区电极013。

综上所述，本文中应用了具体个例对本发明基于直接带隙改性ge沟道的pmos器件及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。