半导体器件及其制造方法与流程

本发明涉及半导体器件及其制造技术，例如涉及应用于具备非易失性存储器的半导体器件及其制造技术且有效的技术。

背景技术：

在形成于块(bulk)衬底的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘半导体场效应晶体管)中，伴随着微细化，短沟道效应或阈值电压的均匀性等性能下降，功耗容易增加。

另一方面，在作为块衬底的基体上形成了作为隐埋氧化膜的BOX(Buried Oxide：隐埋氧化物)层和作为半导体层的SOI(Silicon On Insulator：绝缘衬底上的硅)层的SOI衬底上所形成的MISFET即使在微细化的情况下，与块衬底上的MISFET相比，短沟道效应或阈值电压的均匀性等性能优异，且对低功耗化也有利。另外，在SOI衬底上形成的MISFET称为薄膜BOX-SOI上的MISFET，即SOTB(Silicon On Thin Buried oxide：薄隐埋氧化物上的硅)-MISFET。

作为搭载了这样的SOTB-MISFET的半导体器件，有与非易失性存储器混载的半导体器件。作为非易失性存储器，有将MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金属氧化氮氧化半导体)膜或SONOS(Silicon-Oxide-Nitride-Oxide-Silicon：硅氧化氮氧化硅)膜作为电荷存储膜使用的存储器。

在日本特开2014-232810号公报(专利文献1)中公开了如下技术：在半导体器件中，使用了MONOS膜的存储单元形成于SOI衬底的SOI区域。在日本特开2006-310860号公报(专利文献2)中公开了如下技术：在闪速存储器中，包括形成在SOI衬底上的闪存块和形成在SOI衬底下表面的主体电极。

在日本特表2002-520807号公报(专利文献3)中公开了如下技术：在非易失性半导体器件中，存储晶体管包括SONOS隧道金属绝缘性半导体场效应晶体管。在日本特开2007-234861号公报(专利文献4)中公开了如下技术：在半导体器件的制造方法中，在半导体衬底的第一区域上形成第一MISFET，在半导体衬底的第二区域上形成第二MISFET。

在先技术文献

专利文献

专利文献1：日本特开2014-232810号公报

专利文献2日本特开2006-310860号公报

专利文献3：日本特表2002-520807号公报

专利文献4：日本特开2007-234861号公报

技术实现要素：

发明要解决的问题

作为这样的与SOTB-MISFET混载的非易失性存储器，由于SOTB-MISFET有利于低功耗化，所以优选为能够低电压读出的非易失性存储器，例如优选为将形成在SOI衬底的SOI层上的SONOS膜作为电荷存储膜使用的存储单元。作为这样的具有形成在SOI层上的SONOS膜的存储单元，有如下存储单元，其具有：形成在由SONOS膜构成的栅极绝缘膜上的栅电极、形成在栅电极下方的SOI层的沟道区域以及夹着栅电极分别形成在两侧的SOI层上的n型半导体区域。

在擦除这样的作为具有SONOS膜的非易失性存储单元的存储单元的数据时，在栅电极上施加比施加在n型半导体区域的电压低的电压，并从沟道区域向电荷存储膜注入空穴。但是，由于沟道区域中的p型杂质浓度较低，所以从沟道区域向电荷存储膜注入的空穴的数量较少。另一方面，从SOI衬底的基体向电荷存储膜注入空穴的速度较慢。因此，数据的擦除速度变慢，不能够使半导体器件的性能提高。

从本说明书的描述和附图可以清楚地看出本发明的其它问题和新颖特征。

用于解决问题的手段

根据一实施方式，半导体器件具有：经由在内部具有电荷存储部的栅极绝缘膜形成在SOI衬底的SOI层上的栅电极；和分别形成在栅电极的两侧的SOI层上的n型半导体区域和p型半导体区域。由栅极绝缘膜、栅电极、n型半导体区域以及p型半导体区域形成非易失性存储单元。

另外，根据另一实施方式，半导体器件具有：在SOI衬底的基体上表面的第一区域中形成于SOI层的第一沟道区域；和经由在内部具有电荷存储部的第一栅极绝缘膜形成在第一沟道区域上的第一栅电极。另外，半导体器件具有：在SOI衬底的基体上表面的第二区域中形成于SOI层的第二沟道区域；和经由第二栅极绝缘膜形成在第二沟道区域上的第二栅电极。由第一沟道区域、第一栅极绝缘膜以及第一栅电极形成非易失性存储单元，由第二沟道区域、第二栅极绝缘膜以及第二栅电极形成MISFET。第一沟道区域中的p型杂质浓度比第二沟道区域中的p型杂质浓度低。

另外，根据另一实施方式，在半导体器件的制造方法中，在SOI衬底的SOI层上，经由在内部具有电荷存储部的栅极绝缘膜形成栅电极，在栅电极的两侧的SOI层中分别形成n型半导体区域和p型半导体区域。由栅极绝缘膜、栅电极、n型半导体区域以及p型半导体区域形成非易失性存储单元。

发明的效果

根据一实施方式，能够使半导体器件的性能提高。

附图说明

图1是表示实施方式1中的半导体芯片的布局构成例的图。

图2是表示非易失性存储器的电路块构成的一例的图。

图3是实施方式1的半导体器件的主要部分剖视图。

图4是表示存储单元的存储器阵列构造与工作条件的一例的说明图。

图5是表示存储单元的存储器阵列构造与工作条件的一例的说明图。

图6是表示存储单元的存储器阵列构造与工作条件的一例的说明图。

图7是比较例的半导体器件的主要部分剖视图。

图8是比较例的半导体器件的主要部分剖视图。

图9是实施方式1的半导体器件的主要部分剖视图。

图10是实施方式1的半导体器件的主要部分剖视图。

图11是表示在比较例的半导体器件和实施方式1的半导体器件中空穴的密度的深度方向的位置依存性的图表。

图12是实施方式1的变形例的半导体器件的主要部分剖视图。

图13是表示实施方式1的半导体器件的制造工序的一部分的工艺流程图。

图14是表示实施方式1的半导体器件的制造工序的一部分的工艺流程图。

图15是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图16是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图17是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图18是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图19是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图20是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图21是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图22是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图23是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图24是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图25是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图26是实施方式1的半导体器件的制造工序中的主要部分剖视图。

图27是实施方式2的半导体器件的主要部分剖视图。

图28是表示实施方式2的半导体器件的制造工序的一部分的工艺流程图。

图29是表示实施方式2的半导体器件的制造工序的一部分的工艺流程图。

图30是实施方式2的半导体器件的制造工序中的主要部分剖视图。

图31是实施方式2的半导体器件的制造工序中的主要部分剖视图。

图32是实施方式2的半导体器件的制造工序中的主要部分剖视图。

图33是实施方式2的半导体器件的制造工序中的主要部分剖视图。

图34是实施方式2的半导体器件的制造工序中的主要部分剖视图。

图35是实施方式2的半导体器件的制造工序中的主要部分剖视图。

图36是实施方式2的半导体器件的制造工序中的主要部分剖视图。

标号说明

1 CPU

2 ROM

3 RAM

4 模拟电路

5 非易失性存储器

6 I/O电路

7a、7b MISFET

10 存储器阵列

11 直接外围电路部

12 间接外围电路部

13 BOX层

14、14a SOI层

21a、21c、21e n-型半导体区域

21b、21d p-型半导体区域

22a、22c、22e n+型半导体区域

22b、22d p+型半导体区域

23a～23e 半导体区域

24a～24d 半导体膜

AR 主电路形成区域

AR1、AR2 低耐压MISFET形成区域

AR3、AR4 区域

CF1、CF11、CF12 导电膜

CG 栅电极

CH1、CH2、CHM 沟道区域

CHP1 半导体芯片

CNT 接触孔

CR1、CR2 接触区域

CT1～CT4 单元晶体管

DL1、DL2 数据线

EC 电荷存储膜

GE1、GE2 栅电极

GI1、GI2、GIM 栅极绝缘膜

HM 硬掩模膜

IF1、IF2、IFG 绝缘膜

IL1、IL2 层间绝缘膜

IM1、IM2 杂质离子

IS1～IS3 绝缘膜

MC、MC1、MC2 存储单元

ML1、ML11 布线

MR 存储器形成区域

NWL n 型阱

OP1、OP2 开口部

PG 插塞

PR1、PR2 抗蚀剂膜

PS 上表面

PT1、PT11、PT2、PT21 部分

PWL、PWM p 型阱

SB SOI 衬底

SIL 硅化膜

SL1、SL2 源极线

SMC 选择存储单元

SO1、SO2 牺牲氧化膜

SP1～SP4、SW1～SW4 侧壁间隔件

SR 元件分离区域

SS 基体

UMC 非选择存储单元

VT1、VT2、VTM 半导体区域

WE1、WE2 阱

WL1、WL2 字线

具体实施方式

在以下实施方式中，为了方便起见，在需要时，分割为多个部分或实施方式来进行说明，除了特别明示的情况，这些内容并不是互相无关的，而是一方为另一方的一部分或全部变形例、详细说明、补充说明等关系。

另外，在以下实施方式中，在提及元件的数量等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明显限定于特定数量等情况，并不限定于该特定的数量，也可以是特定的数量以上或以下。

并且，不言而喻的是，在以下实施方式中，除了特别明示的情况以及一般认为原理上明显必要等情况，其构成要素(也包括要素步骤等)不是必要的。

同样地，在以下实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况以及一般认为原理上明显并非如此等情况，包括实际上近似或类似于该形状等情况。上述数值和范围也同样如此。

另外，在用于说明实施方式的全部附图中，同一部件原则上标注相同的标号，并省略其重复的说明。此外，为了容易理解附图，有时即使是俯视图也附加剖面线。

(实施方式1)

<半导体芯片的布局构成例>

首先，说明具备实施方式1的半导体器件的半导体芯片的布局构成例。具备本实施方式1的半导体器件的半导体芯片是混载了形成在SOI衬底上且搭载有SOTB-MISFET的半导体器件和非易失性存储器而成的芯片。

具备本实施方式1的半导体器件的半导体芯片具备：用相对低的电压驱动的低耐压MISFET、为了使高电压驱动成为可能而用相对高的电压驱动的高耐压MISFET以及可改写的非易失性存储单元。此外，关于使用后述的图3说明的半导体器件的剖面构造，说明n沟道型低耐压MISFET、p沟道型低耐压MISFET以及非易失性存储单元。

图1是表示实施方式1中的半导体芯片的布局构成例的图。如图1所示，半导体芯片CHP1具有CPU1、ROM(Read Only Memory：只读存储器)2、RAM3、模拟电路4、非易失性存储器5以及I/O(Input/Output：输入/输出)电路6。

CPU1也称为中央运算处理装置，相当于计算机等的心脏部。该CPU1是从存储装置读出命令并解读并基于该命令进行各种运算、控制的部件，被要求处理的高速性。因此，在形成于半导体芯片CHP1的元件之中，在构成CPU1的MISFET中需要相对大的电流驱动力。即，CPU1由低耐压MISFET构成。

ROM2是存储信息固定且不能变更的存储器，被称为读出专用存储器。在ROM2的构成中，有将MISFET串联连接而成的NAND型和将MISFET并联连接而成的NOR型。NAND型重视集成密度，与此相对，NOR型较多在重视动作速度的目的中使用。由于该ROM2也被要求工作的高速性，所以在构成ROM2的MISFET中需要相对大的电流驱动力。即，ROM2由低耐压MISFET构成。

RAM3是能够随机地写入读出存储信息，即随时读出存储的存储信息、新写入存储信息的存储器，也称为能够随时写入读出的存储器。在作为IC存储器的RAM3中，有使用了动态电路的DRAM(Dynamic RAM)和使用了静态电路的SRAM(Static RAM)这两种。DRAM是需要存储保持工作的随时写入读出存储器，SRAM是不需要存储保持工作的随时写入读出存储器。由于这些RAM3也被要求工作的高速性，所以在构成ROM3的MISFET中需要相对大的电流驱动力。即，RAM3由低耐压MISFET构成。

模拟电路4是处理在时间上连续地变化的电压或电流的信号即模拟信号的电路，例如由放大电路、转换电路、调制电路、振荡电路、电源电路等构成。在形成在半导体芯片CHP1上的元件之中，这些模拟电路4使用相对高耐压的高耐压MISFET。

非易失性存储器5是能够进行写入工作和擦除工作的电可改写的非易失性存储器的一种，也称为电可擦除可编程读出专用存储器。在本实施方式1中，该非易失性存储器5由具有SONOS膜的作为非易失性存储单元的存储单元MC(参照后述的图3)构成。在存储单元MC的写入工作和擦除工作中例如利用了FN(Fowler-Nordheim)隧道。

I/O电路6是输入输出电路，是用于进行从半导体芯片CHP1内向与半导体芯片CHP1的外部连接的设备输出数据、从与半导体芯片CHP1的外部连接的设备向半导体芯片CHP1内输入数据的电路。该I/O电路6由相对高耐压的高耐压MISFET构成。

<非易失性存储器的电路块构成>

接着，图2是表示非易失性存储器的电路块构成的一例的图。在图2中，非易失性存储器5具有存储器阵列10、直接外围电路部11以及间接外围电路部12。

存储器阵列10相当于非易失性存储器5的存储部，呈纵横二维状(阵列状)配置多个存储单元。存储单元是用于存储1比特的单位信息的电路，由作为存储部的存储单元MC(参照后述的图3)构成。

直接外围电路部11是用于驱动存储器阵列10的电路即驱动电路，例如具有：根据电源电压生成数倍的电压的升压电路、升压用时钟产生电路、电压箝位电路、选择行或列的列解码器或行地址解码器、列锁存电路以及WELL控制电路等。在形成在半导体芯片CHP1上的元件之中，这些构成直接外围电路部11的MISFET由需要相对高耐压的高耐压MISFET形成。

另外，间接外围电路部12是存储器阵列的改写控制电路，并具有：设定电路、通常用改写时钟生成部、高速用改写时钟生成部以及改写定时控制部等。在形成在半导体芯片CHP1上的元件之中，这些构成间接外围电路部12的MISFET由相对低的电压驱动，由能够高速工作的低耐压MISFET形成。

<半导体器件的构造>

接着，参照附图，说明作为实施方式1的半导体器件的半导体芯片CHP1的构造。图3是实施方式1的半导体器件的主要部分剖视图。

如图3所示，作为实施方式1的半导体器件的半导体芯片CHP1具有存储器形成区域MR和主电路形成区域AR。另外，主电路形成区域AR包括低耐压MISFET形成区域AR1和AR2。

在存储器形成区域MR中形成有图1所示的非易失性存储器5的存储单元，该存储单元由具有SONOS膜的存储单元MC形成。

本实施方式1的半导体器件中的存储单元MC具有在以下点与通常的场效应晶体管不同的构造：相当于源极区域和漏极区域的两个半导体区域中的一方为n型半导体区域，另一方为p型半导体区域。但是，由于在本实施方式1中的存储单元MC是栅电极、源极区域以及漏极区域分别电连接而成的三端子元件这一点与通常的场效应晶体管类似，所以为了便于说明，称为晶体管。

此外，“p型”是指主要的电荷载体为空穴的导电型，“n型”是与“p型”不同的导电型，是指主要的电荷载体为电子的导电型。

在低耐压MISFET形成区域AR1和AR2中，形成有作为低耐压MISFET的MISFET7a和7b，所述低耐压MISFET为了能够高速工作而需要大的电流驱动力。MISFET7a是n沟道型MISFET，MISFET7b是p沟道型MISFET。作为这样的形成了作为低耐压MISFET的MISFET7a和7b的区域，例如可考虑CPU1、ROM2或RAM3的形成区域等。作为低耐压MISFET的MISFET7a和7b例如以1.5V左右的电源电压工作。

另外，在高耐压MISFET形成区域(图示省略)中形成有高耐压MISFET。作为这样的形成了高耐压MISFET的区域，例如可考虑模拟电路4的形成区域或形成有I/O电路6的区域等。高耐压MISFET例如以5V左右的电源电压工作。

如图3所示，半导体芯片CHP1具有作为半导体衬底的SOI衬底SB。SOI衬底SB具有：作为半导体衬底的基体SS、绝缘层即作为隐埋氧化膜的BOX层13以及作为半导体层的SOI层14。在作为基体SS的主面的上表面PS上形成有BOX层13，在BOX层13上形成有SOI层14。

基体SS例如由硅(Si)衬底构成，优选由硅单晶衬底构成。BOX层13例如由氧化硅膜构成。BOX层13的厚度例如为10～40nm左右。SOI层14例如由硅单晶层构成。SOI层14的厚度例如为10～20nm左右。

在基体SS的上表面PS上，形成有将元件分离的元件分离区域SR。另外，由元件分离区域SR分离的活性区域分别成为存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2。即，存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2是SOI衬底SB的上表面PS的各个一部分区域。在存储器形成区域MR中，在基体SS的上表面PS侧形成有p型阱PWM。同样地，在低耐压MISFET形成区域AR1中，在基体SS的上表面PS侧形成有p型阱PWL，在低耐压MISFET形成区域AR2中，在基体SS的上表面PS侧形成有n型阱NWL。

此外，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，BOX层13形成在基体SS上。

接着，说明作为具有SONOS膜的非易失性存储单元的存储单元MC。存储单元MC具有：p型阱PWM、半导体区域VTM、BOX层13、沟道区域CHM、栅极绝缘膜GIM、栅电极CG、侧壁间隔件SW1和SW2、n-型半导体区域21a、p-型半导体区域21b、n+型半导体区域22a以及p+型半导体区域22b。即，非易失性存储单元由栅极绝缘膜GIM、栅电极CG、n-型半导体区域21a、p-型半导体区域21b、n+型半导体区域22a以及p+型半导体区域22b形成。另外，栅极绝缘膜GIM包括：例如由氧化硅膜构成的绝缘膜IF1、例如由氮化硅膜构成的作为绝缘膜的电荷存储膜EC以及例如由氧化硅膜构成的绝缘膜IF2，也称为ONO(Oxide-Nitride-Oxide)膜。此外，“n-型”和“n+型”是指主要的电荷载体为电子的导电型，“p-型”和“p+型”是指主要的电荷载体为空穴的导电型。

在存储器形成区域MR中，在基体SS的上层部即基体SS的上表面PS侧形成有p型阱PWM。p型阱PWM例如是导入了硼(B)等p型杂质的p型半导体区域。能够将p型阱PWM中的p型杂质浓度设为例如5×10¹⁷～5×10¹⁸cm^-3左右。

在p型阱PWM的上层部形成有半导体区域VTM。半导体区域VTM例如是导入了硼(B)等p型杂质的p型半导体区域，是用于调整存储单元MC的工作电压的半导体区域。能够将半导体区域VTM中的p型杂质浓度设为例如比p型阱PWM中的p型杂质浓度高。

在存储器形成区域MR中，在SOI层14上形成有绝缘膜IF1，在绝缘膜IF1上形成有电荷存储膜EC，在电荷存储膜EC上形成有绝缘膜IF2，在绝缘膜IF2上形成有由导电膜构成的栅电极CG。即，在SOI层14上形成有栅极绝缘膜GIM，在栅极绝缘膜GIM上形成有栅电极CG。栅极绝缘膜GIM在内部具有作为电荷存储部的电荷存储膜EC。栅电极CG例如由多晶硅膜即polysilicon膜构成。

在位于栅电极CG下方的部分的SOI层14中，形成有作为半导体区域的沟道区域CHM。沟道区域CHM例如是导入了硼(B)等p型杂质的p型半导体区域，或者是不导入杂质且不显示出n型导电性和p型导电性中的任一种的固有状态的半导体区域。另外，即使在沟道区域CHM为p型半导体区域的情况下，沟道区域CHM中的p型杂质浓度也比p-型半导体区域21b和p+型半导体区域22b中的任一者中的p型杂质浓度低。在沟道区域CHM含有p型杂质的情况下，能够将沟道区域CHM中的p型杂质浓度设为例如5×10¹⁵～5×10¹⁶cm^-3左右。

在俯视时，在栅电极CG的一方侧(图3中左侧)的侧面上，形成有例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW1。另外，在俯视时，在栅电极CG的与一方侧相反一侧(图3中右侧)的侧面上，形成有例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW2。即，侧壁间隔件SW2相对于栅电极CG形成在与形成有侧壁间隔件SW1的一侧相反的一侧。

在位于侧壁间隔件SW1下的部分的SOI层14中，形成有n-型半导体区域21a。另外，在俯视时，在夹着n-型半导体区域21a位于与栅电极CG相反一侧的部分的SOI层14中，形成有n+型半导体区域22a。n+型半导体区域22a与n-型半导体区域21a接触，n+型半导体区域22a中的杂质浓度比n-型半导体区域21a中的杂质浓度高。由n-型半导体区域21a和n+型半导体区域22a形成LDD(Lightly Doped Drain：轻掺杂漏极)构造。能够将n+型半导体区域22a中的n型杂质浓度例如设为5×10¹⁹～5×10²⁰cm^-3左右，能够将n-型半导体区域21a中的n型杂质浓度设为比n+型半导体区域22a中的n型杂质浓度低。

另一方面，在位于侧壁间隔件SW2下的部分的SOI层14中，形成有p-型半导体区域21b。另外，在俯视时，在夹着p-型半导体区域21b位于与栅电极CG相反一侧的部分的SOI层14中，形成有p+型半导体区域22b。p+型半导体区域22b与p-型半导体区域21b接触，p+型半导体区域22b中的杂质浓度比p-型半导体区域21b中的杂质浓度高。由p-型半导体区域21b和p+型半导体区域22b形成LDD构造。能够将p+型半导体区域22b中的p型杂质浓度例如设为5×10¹⁹～5×10²⁰cm^-3左右，能够将p-型半导体区域21b中的p型杂质浓度设为比p+型半导体区域22b中的p型杂质浓度低。

即，在本实施方式1中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于一方侧(图3中左侧)的部分的SOI层14中，形成有包括n-型半导体区域21a和n+型半导体区域22a的n型半导体区域23a。另外，在本实施方式1中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于与一方侧相反一侧(图3中右侧)的部分的SOI层14中，形成有包括p-型半导体区域21b和p+型半导体区域22b的p型半导体区域23b。p型半导体区域23b中的p型杂质浓度比沟道区域CHM中的p型杂质浓度高。

在存储器形成区域MR中，在俯视时，在夹着侧壁间隔件SW1位于与栅电极CG相反一侧的部分的SOI层14上，也可以形成有通过选择外延生长而生长的由硅膜构成的半导体膜24a。另外，在该半导体膜24a上也可以形成有n+型半导体区域22a。此时，n+型半导体区域22a形成于在俯视时相对于栅电极CG位于一方侧的部分的SOI层14和半导体膜24a。

另外，在存储器形成区域MR中，在俯视时，在夹着侧壁间隔件SW2位于与栅电极CG相反一侧的部分的SOI层14上，也可以形成有通过选择外延生长而生长的由硅膜构成的半导体膜24b。另外，在该半导体膜24b上也可以形成有p+型半导体区域22b。此时，p+型半导体区域22b形成于在俯视时相对于栅电极CG位于与一方侧相反一侧的部分的SOI层14和半导体膜24b。

为了实现低电阻化，在栅电极CG的上表面、n+型半导体区域22a的上表面以及p+型半导体区域22b的上表面上形成有硅化膜SIL。

绝缘膜IF1例如由氧化硅膜构成。例如在经由绝缘膜IF1从SOI层14向电荷存储膜EC注入电子而进行数据的存储或擦除的情况下，绝缘膜IF1作为隧道绝缘膜发挥功能。

电荷存储膜EC是作为存储电荷的电荷存储部设置的绝缘膜，且例如由氮化硅膜构成，所述电荷有助于数据存储。因此，栅极绝缘膜GIM在内部具有作为电荷存储部的电荷存储膜EC。另外，绝缘膜IF2例如由氧化硅膜构成。

接着，说明作为低耐压MISFET的n沟道型MISFET7a。MISFET7a具有p型阱PWL、半导体区域VT1、BOX层13、沟道区域CH1、栅极绝缘膜GI1、栅电极GE1、侧壁间隔件SW3、n-型半导体区域21c以及n+型半导体区域22c。即，MISFET7a由栅极绝缘膜GI1、栅电极GE1、n-型半导体区域21c以及n+型半导体区域22c形成。

在低耐压MISFET形成区域AR1中，在基体SS的上层部即基体SS的上表面PS侧形成有p型阱PWL。p型阱PWL例如是导入了硼(B)等p型杂质的p型半导体区域。能够将p型阱PWL中的p型杂质浓度设为例如5×10¹⁷～5×10¹⁸cm^-3左右。

在p型阱PWL的上层部形成有半导体区域VT1。半导体区域VT1例如是导入了硼(B)等p型杂质的p型半导体区域，是用于调整MISFET7a的阈值电压的半导体区域。能够将半导体区域VT1中的p型杂质浓度设为例如比p型阱PWL中的p型杂质浓度高。

在低耐压MISFET形成区域AR1中，在SOI层14上形成有栅极绝缘膜GI1，在栅极绝缘膜GI1上形成有栅电极GE1。栅极绝缘膜GI1例如由氧化硅膜构成。栅电极GE1例如由多晶硅膜构成。

在位于栅电极GE1下方的部分的SOI层14中，形成有沟道区域CH1。沟道区域CH1例如是导入了硼(B)等p型杂质的p型半导体区域，或者是不导入杂质且不示出n型导电性和p型导电性中的任一种的固有状态的半导体区域。在沟道区域CH1含有p型杂质的情况下，能够将沟道区域CH1中的p型杂质浓度设为例如5×10¹⁵～5×10¹⁶cm^-3左右。

在俯视时，在栅电极GE1的两侧面，形成有例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW3。

在位于侧壁间隔件SW3下的部分的SOI层14中，形成有n-型半导体区域21c。另外，在栅电极GE1的两侧中的每一侧，在俯视时，在夹着n-型半导体区域21c位于与栅电极GE1相反一侧的部分的SOI层14中，形成有n+型半导体区域22c。n+型半导体区域22c与n-型半导体区域21c接触，n+型半导体区域22c中的杂质浓度比n-型半导体区域21c中的杂质浓度高。由n-型半导体区域21c和n+型半导体区域22c形成具有LDD构造的n型半导体区域23c。能够将n+型半导体区域22c中的n型杂质浓度例如设为5×10¹⁹～5×10²⁰cm^-3左右，能够将n-型半导体区域21c中的n型杂质浓度设为比n+型半导体区域22c中的n型杂质浓度低。

在低耐压MISFET形成区域AR1中，在俯视时，在夹着侧壁间隔件SW3位于与栅电极CG相反一侧的部分的SOI层14上，也可以形成有通过选择外延生长而生长的由硅膜构成的半导体膜24c。另外，在该半导体膜24c上也可以形成有n+型半导体区域22c。此时，n+型半导体区域22c形成于在俯视时相对于栅电极CG位于两侧的部分的SOI层14和半导体膜24c。

为了实现低电阻化，在栅电极GE1的上表面和n+型半导体区域22c的上表面上形成有硅化膜SIL。

从低耐压MISFET形成区域AR1，到在俯视时低耐压MISFET形成区域AR1外部的区域AR3中形成有p型阱PWL。在低耐压MISFET形成区域AR1与区域AR3之间设置有元件分离区域SR。在区域AR3中，除去相邻的两个元件分离区域SR之间的SOI层14和BOX层13而形成开口部OP1，在开口部OP1的底部露出的部分的p型阱PWL的上层部和p型阱PWL上，形成有作为p型半导体区域的接触区域CR1。接触区域CR1在区域AR3中包括半导体膜24c和半导体区域VT1，所述半导体膜24c和半导体区域VT1形成于在开口部OP1的底部露出的部分的p型阱PWL上(参照后述的图26)。因此，在区域AR3中，在接触区域CR1上形成有插塞(plug)PG，p型阱PWL经由接触区域CR1与插塞PG电连接。此外，在接触区域CR1的上表面上形成有硅化膜SIL。

接着，说明作为低耐压MISFET的p沟道型MISFET7b。MISFET7b具有：n型阱NWL、半导体区域VT2、BOX层13、沟道区域CH2、栅极绝缘膜GI2、栅电极GE2、侧壁间隔件SW4、p-型半导体区域21d以及p+型半导体区域22d。即，MISFET7b由栅极绝缘膜GI2、栅电极GE2、p-型半导体区域21d以及p+型半导体区域22d形成。

在低耐压MISFET形成区域AR2中，在基体SS的上层部即基体SS的上表面PS侧形成有n型阱NWL。n型阱NWL例如是导入了磷(P)或砷(As)等n型杂质的n型半导体区域。能够将n型阱NWL中的n型杂质浓度设为例如5×10¹⁷～5×10¹⁸cm^-3左右。

在n型阱NWL的上层部形成有半导体区域VT2。半导体区域VT2例如是导入了磷(P)或砷(As)等n型杂质的n型半导体区域，是用于调整MISFET7b的阈值电压的半导体区域。能够将半导体区域VT2中的n型杂质浓度设为例如比n型阱NWL中的n型杂质浓度高。

在低耐压MISFET形成区域AR2中，在SOI层14上形成有栅极绝缘膜GI2，在栅极绝缘膜GI2上形成有栅电极GE2。栅极绝缘膜GI2例如由氧化硅膜构成。栅电极GE2例如由多晶硅膜构成。

在位于栅电极GE2下方的部分的SOI层14中，形成有沟道区域CH2。沟道区域CH2例如是导入了磷(P)或砷(As)等n型杂质的n型半导体区域，或者是不导入杂质且不示出n型导电性和p型导电性中的任一种的固有状态的半导体区域。在沟道区域CH2含有n型杂质的情况下，能够将沟道区域CH2中的n型杂质浓度设为例如5×10¹⁵～5×10¹⁶cm^-3左右。

在俯视时，在栅电极GE2的两侧面，形成有例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW4。

在位于侧壁间隔件SW4下的部分的SOI层14中，形成有p-型半导体区域21d。另外，在栅电极GE1的两侧中的每一侧，在俯视时，在夹着p-型半导体区域21d位于与栅电极GE2相反一侧的部分的SOI层14中，形成有p+型半导体区域22d。p+型半导体区域22d与p-型半导体区域21d接触，p+型半导体区域22d中的杂质浓度比p-型半导体区域21d中的杂质浓度高。由p-型半导体区域21d和p+型半导体区域22d形成具有LDD构造的p型半导体区域23d。能够将p+型半导体区域22d中的p型杂质浓度例如设为5×10¹⁹～5×10²⁰cm^-3左右，能够将p-型半导体区域21d中的p型杂质浓度设为比p+型半导体区域22d中的p型杂质浓度低。

在低耐压MISFET形成区域AR2中，在俯视时，在夹着侧壁间隔件SW4位于与栅电极CG相反一侧的部分的SOI层14上，也可以形成有通过选择外延生长而生长的由硅膜构成的半导体膜24d。另外，在该半导体膜24d上也可以形成有p+型半导体区域22d。此时，p+型半导体区域22d形成于在俯视时相对于栅电极CG位于两侧的部分的SOI层14和半导体膜24d。

为了实现低电阻化，在栅电极GE2的上表面和p+型半导体区域22d的上表面上形成有硅化膜SIL。

从低耐压MISFET形成区域AR2，到在俯视时低耐压MISFET形成区域AR2外部的区域AR4中形成有n型阱NWL。在低耐压MISFET形成区域AR2与区域AR4之间设置有元件分离区域SR。在区域AR4中，除去相邻的两个元件分离区域SR之间的SOI层14和BOX层13而形成开口部OP2，在开口部OP2的底部露出的部分的n型阱NWL的上层部和n型阱NWL上，形成有作为n型半导体区域的接触区域CR2。接触区域CR2在区域AR4中包括半导体膜24d和半导体区域VT2，所述半导体膜24d和半导体区域VT2形成于在开口部OP2的底部露出的部分的n型阱NWL上(参照后述的图25)。因此，在区域AR4中，在接触区域CR2上形成有插塞PG，n型阱NWL经由接触区域CR2与插塞PG电连接。此外，在接触区域CR2的上表面上形成有硅化膜SIL。

在SOI衬底SB上，以覆盖存储单元MC、MISFET7a和7b的方式形成有层间绝缘膜IL1。层间绝缘膜IL1例如由：由氧化硅膜构成的绝缘膜，或者由氮化硅膜构成的绝缘膜和由氧化硅膜构成的绝缘膜的层叠膜等构成。层间绝缘膜IL1的上表面被平坦化。

在层间绝缘膜IL1中形成有接触孔CNT，在该接触孔CNT内埋入由导体膜构成的插塞PG。插塞PG由：形成在接触孔CNT的底部和侧壁上即侧面上的薄的势垒导体膜、以埋入接触孔CNT的方式形成在该势垒导体膜上的主导体膜形成。在图3中，为了简化附图，一体化地表示构成插塞PG的势垒导体膜和主导体膜。此外，构成插塞PG的势垒导体膜例如能够设为钛(Ti)膜、氮化钛(TiN)膜或它们的层叠膜，构成插塞PG的主导体膜例如能够设为钨(W)膜。

插塞PG形成在n+型半导体区域22a和22c以及p+型半导体区域22b和22d中的每一个上，虽然图示省略，也形成在栅电极CG、GE1以及GE2中的每一个上。而且，插塞PG与n+型半导体区域22a和22c以及p+型半导体区域22b和22d中的每一个电连接，虽然图示省略，也与栅电极CG、GE1以及GE2中的每一个电连接。

在埋入插塞PG的层间绝缘膜IL1上形成有层间绝缘膜IL2，在形成于层间绝缘膜IL2的布线槽中，形成有第一层布线ML1作为镶嵌布线，所述镶嵌布线作为例如以铜(Cu)为主导电材料的埋入布线。另外，虽然在第一层布线ML1上也形成有上层的布线作为镶嵌布线，但在这里省略其图示和说明。另外，第一层布线ML1和比其更靠上层的布线不限定于镶嵌布线，也能够将布线用的导电膜图案化而形成，例如也能够设为钨(W)布线或铝(Al)布线等。

<非易失性存储单元的工作>

本实施方式1中的半导体器件按上述方式构成，以下，说明该半导体器件所包括的作为非易失性存储单元的存储单元的工作。

图4～图6是表示存储单元的存储器阵列构造与工作条件(1个单元/1个晶体管)的一例的说明图。在图4中，单元晶体管CT1～CT4分别与图3所示的存储单元MC对应。单元晶体管CT1和CT2各自的栅电极与字线WL1连接，单元晶体管CT3和CT4各自的栅电极与字线WL2连接。

作为单元晶体管CT1和CT3各自的源极区域的n型半导体区域23a与源极线SL1连接，作为单元晶体管CT2和CT4各自的源极区域的n型半导体区域23a与源极线SL2连接。作为单元晶体管CT1和CT3各自的漏极区域的p型半导体区域23b与数据线DL1连接，作为单元晶体管CT2和CT4各自的漏极区域的p型半导体区域23b与数据线DL2连接。

单元晶体管CT1和CT3各自的背栅极(p型阱)与阱WE1连接，单元晶体管CT2和CT4各自的背栅极(p型阱)与阱WE2连接。

在图4～图6中，为了使说明变简单，示出了存储单元排列成2行2列的情况，但并不限定于此，实际上，更多的存储单元配置成矩阵状并构成存储器阵列。另外，在图4～图6中，同一阱和同一字线上的存储单元排列例如为一列单元晶体管CT1的构成，但在8比特(一个字节)构成的情况下，在同一阱上形成有8列单元晶体管。在该情况下，存储单元的擦除和写入以一个字节为单位进行。

接着，使用图4～图6，说明一个单元一个晶体管型的存储单元的写入工作、擦除工作以及读出工作。

首先，使用图4说明写入工作。例如，考虑在写入数据的存储单元即选择存储单元SMC中，在向单元晶体管CT1写入数据的情况。此时，如图4所示，将阱WE1的电位设为-1.5V，将字线WL1的电位设为5.5V，将源极线SL1的电位设为0V，将数据线DL1的电位设为1.5V。于是，在选择存储单元SMC所包括的单元晶体管CT1中，通过例如用FN隧道向电荷存储膜注入电子，从而写入数据。

此时，将阱WE2的电位设为0V，将字线WL2的电位设为-1.5V，将源极线SL2的电位设为0V，将数据线DL2的电位设为0V。由此，在不写入数据的存储单元即非选择存储单元UMC所包括的单元晶体管CT2～CT4的每一个中，不向电荷存储膜注入电子，不写入数据。

接着，使用图5说明擦除工作。例如，考虑在擦除数据的存储单元即选择存储单元SMC中，擦除存储于单元晶体管CT1的数据的情况。此时，如图5所示，将阱WE1的电位设为1.5V，将字线WL1的电位设为-5.5V，将源极线SL1的电位设为0V，将数据线DL1的电位设为1.5V。于是，在选择存储单元SMC所包括的单元晶体管CT1中，通过例如用FN隧道向电荷存储膜注入空穴，存储于电荷存储膜的电子消失，从而擦除数据。

此时，将阱WE2的电位设为0V，将字线WL2的电位设为1.5V，将源极线SL2的电位设为0V，将数据线DL2的电位设为0V。由此，在不擦除数据的存储单元即非选择存储单元UMC所包括的单元晶体管CT2～CT4的每一个中，不向电荷存储膜注入空穴，不擦除数据。

接着，使用图6说明读出工作。例如，考虑在写入数据的存储单元即选择存储单元SMC中，读出单元晶体管CT1的数据的情况。此时，如图6所示，将阱WE1的电位设为0V，将字线WL1的电位设为1.5V，将源极线SL1的电位设为0V，将数据线DL1的电位设为1.5V。然后，基于流经单元晶体管CT1的作为源极区域的n型半导体区域23a与作为漏极区域的p型半导体区域23b之间的电流的大小，读出单元晶体管CT1的数据。

另外，将阱WE2的电位设为0V，将字线WL2的电位设为0V，将源极线SL2的电位设为0V，将数据线DL2的电位设为0V。此时，非选择存储单元UMC所包括的单元晶体管CT2导通，但在单元晶体管CT2的作为源极区域的n型半导体区域23a与作为漏极区域的p型半导体区域23b之间，由于没有电位差，所以不流过电流。另一方面，能够设为非选择存储单元UMC所包括的单元晶体管CT3和CT4不导通。

此外，在使用上述图4～图6的说明中，使用了电位这样的表现，但在电压例如是指相对于接地电位的电位的情况下，例如阱WE1的电位是指施加于阱WE1的电压。

<写入工作和擦除工作时的电荷的动作>

接着，参照比较例的半导体器件，说明写入工作和擦除工作时的电荷的动作。

图7和图8是比较例的半导体器件的主要部分剖视图。图9和图10是实施方式1的半导体器件的主要部分剖视图。图7和图9示意性地表示存储单元MC的写入工作时的电荷的动作。图8和图10示意性地表示存储单元MC的擦除工作时的电荷的动作。此外，在图7～图10中，放大示出存储单元MC的周围，并省略了比图3所示的硅化膜SIL、层间绝缘膜IL1以及层间绝缘膜IL1靠上方的部分的图示。另外，在图7～图10中，和电子标记为“e-”，将空穴表标记“h+”。

图11是表示在比较例的半导体器件和实施方式1的半导体器件中空穴的密度的深度方向的位置依存性的图表。图11是利用TCAD(Technology Computer-Aided Design)模拟计算施加了用于擦除数据的电压后的、栅电极CG、栅极绝缘膜GIM、沟道区域CHM、BOX层13以及包含半导体区域VTM的p型阱PWM的每一个中的空穴的密度得到的结果。此外，在本实施方式1的计算中，在p型半导体区域23b中的p型杂质浓度成为1×10²⁰cm^-3以上的条件下进行计算。另外，在比较例的计算中，除了具有n型半导体区域123b来代替p型半导体区域23b以外的条件设为相等来进行计算。

比较例的半导体器件在存储单元MC所包括的相当于源极区域和漏极区域的两个半导体区域均为n型半导体区域这一点与实施方式1的半导体器件不同。

如图7所示，在存储单元MC中，在位于侧壁间隔件SW2下的部分的SOI层14中，形成有n-型半导体区域121b来代替p-型半导体区域21b。另外，在俯视时，在夹着n-型半导体区域121b位于与栅电极CG相反一侧的部分的SOI层14中，形成有n+型半导体区域122b。因此，在比较例中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于与一方侧相反一侧(图7中右侧)的部分的SOI层14中，形成有包括n-型半导体区域121b和n+型半导体区域122b的n型半导体区域123b。

考虑在比较例的半导体器件中，也利用与使用图4说明的方法相同的方法，向存储单元MC写入数据的情况。在这样的情况下，在向存储单元MC写入数据时，比施加于n型半导体区域23a和123b(相当于图4的p型半导体区域23b)中的任一个的电压更高的电压施加于栅电极CG。此时，例如，利用FN隧道，也从n型半导体区域23a和123b的任一个向电荷存储膜EC注入电子。从该n型半导体区域23a和123b向电荷存储膜EC注入电子的速度较快。

另一方面，考虑在比较例的半导体器件中，也利用与使用图5说明的方法相同的方法，擦除存储单元MC的数据的情况。在这样的情况下，在擦除存储单元MC的数据时，比施加于n型半导体区域23a和123b(相当于图4的半导体区域23b)中的任一个的电压更低的电压施加于栅电极CG。此时，例如，利用FN隧道，从沟道区域CHM或p型阱PWM向电荷存储膜EC注入空穴。

但是，沟道区域CHM中的p型杂质浓度与p型阱PWM中的p型杂质浓度相比也较低。因此，从沟道区域CHM向电荷存储膜EC注入的空穴的数量与从p型阱PWM向电荷存储膜EC注入的空穴的数量相比极少。另外，由于在从p型阱PWM向电荷存储膜EC注入空穴前需要在例如夹着BOX层13形成的电容元件中存储电荷即充电，所以从p型阱PWM向电荷存储膜EC注入空穴的速度与从沟道区域CHM向电荷存储膜EC注入空穴的速度相比较慢。

即，在比较例的半导体器件中，虽然数据的写入速度较快，但数据的擦除速度变慢，不能够使半导体器件的性能提高。

另一方面，在本实施方式1的半导体器件中，如图9和图10所示，存储单元MC所包括的相当于源极区域和漏极区域的两个半导体区域中的一方为n型半导体区域23a，另一方为p型半导体区域23b。

在本实施方式1的半导体器件中，在向存储单元MC写入数据时，比施加于n型半导体区域23a和p型半导体区域23b中的任一个的电压更高的电压施加于栅电极CG。此时，如图9所示，例如，利用FN隧道从n型半导体区域23a向电荷存储膜EC注入电子。即，在本实施方式1的半导体器件中，通过从n型半导体区域23a向电荷存储膜EC注入电子，从而在存储单元MC中写入数据。从该n型半导体区域23a向电荷存储膜EC注入电子的速度较快。

另外，在本实施方式1的半导体器件中，在擦除存储单元MC的数据时，比施加于n型半导体区域23a和p型半导体区域23b中的任一个的电压更低的电压施加于栅电极CG。此时，如图10所示，例如，利用FN隧道从p型半导体区域23b向电荷存储膜EC注入空穴。即，在本实施方式1的半导体器件中，通过从p型半导体区域23b向电荷存储膜EC注入空穴，从而擦除存储于存储单元MC的数据。

p型半导体区域23b中的p型杂质浓度比沟道区域CHM中的p型杂质浓度高。因此，从p型半导体区域23b向电荷存储膜EC注入的空穴的数量与从沟道区域CHM向电荷存储膜EC注入的空穴的数量相比极多。

因此，无需从p型阱PWM向电荷存储膜EC注入空穴。另外，从p型半导体区域23b向电荷存储膜EC注入空穴的速度与从沟道区域CHM和p型阱PWM向电荷存储膜EC注入空穴的速度相比较快。

从图11的图表也可知：在施加用于擦除数据的电压后，在实施方式1中的沟道区域CHM中的空穴的密度变得比在比较例中的沟道区域CHM中的空穴的密度高。另外，可知：施加用于擦除数据的电压后，在实施方式1中的电荷存储膜EC(在图11中表记为栅极绝缘膜GIM)中的空穴的密度变得比在比较例中的电荷存储膜EC(在图11中表记为栅极绝缘膜GIM)中的空穴的密度高。根据这些情况，图11所示的数据支持了：在本实施方式1中，与比较例相比，向电荷存储膜EC注入的空穴的数量较多。

<本实施方式的主要特征和效果>

如以上说明地，在本实施方式1的半导体器件中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于一方侧的部分的SOI层14中，形成有包括n-型半导体区域21a和n+型半导体区域22a的n型半导体区域23a。另外，在本实施方式1的半导体器件中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于与一方侧相反一侧的部分的SOI层14中，形成有包括p-型半导体区域21b和p+型半导体区域22b的p型半导体区域23b。

因此，在本实施方式1的半导体器件中，由于在擦除存储单元MC的数据时从p型半导体区域23b向电荷存储膜EC注入空穴的速度较快，所以数据的擦除速度变快，能够使半导体器件的性能提高。

优选的是，n型半导体区域23a中的n型杂质浓度比p型半导体区域23b中的p型杂质浓度高。

在本实施方式1中的存储单元MC中，在沟道区域CHM为p型半导体区域的情况下，与提高了p型半导体区域23b中的p型杂质浓度的情况相比，提高n型半导体区域23a中的n型杂质浓度的情况下，流经n型半导体区域23a与p型半导体区域23b之间的电流变大。而且，当流经n型半导体区域23a与p型半导体区域23b之间的电流变大时，由于能够降低读出电压，所以能够使半导体器件的性能提高。

也可认为这是由于：在沟道区域CHM为p型半导体区域的情况下，例如，流经n型半导体区域23a与p型半导体区域23b之间的电流的大小受到流经沟道区域CHM与n型半导体区域23a之间的pn结的电流的大小的影响，所述沟道区域CHM是p型半导体区域。在这样的情况下，可认为：与提高p型半导体区域23b中的p型杂质浓度的情况相比，在提高了n型半导体区域23a中的n型杂质浓度的情况下，能够加大流经pn结的电流的大小。

具体而言，能够将n+型半导体区域22a中的n型杂质浓度设为比p+型半导体区域22b中的p型杂质浓度高。

优选的是，在读出存储于存储单元MC的数据时，在p型半导体区域23b施加比施加于n型半导体区域23a的电压高的电压。即，在将存储单元MC视为与n沟道型MISFET类似的部件的情况下，将p型半导体区域23b作为n沟道型MISFET的漏极区域，将n型半导体区域23a作为n沟道型MISFET的源极区域来进行读出工作。

另一方面，即使在将p型半导体区域23b作为n沟道型MISFET的源极区域，并将n型半导体区域23a作为n沟道型MISFET的漏极区域的情况下，如果向作为p型半导体区域的沟道区域CHM与n型半导体区域23a之间的pn结施加正向的电压，则能够进行读出工作。在这样的情况下，可以在n型半导体区域23a施加比施加于p型半导体区域23b的电压低的电压。

但是，在通常的n沟道型MISFET中，一般情况下，向源极区域施加0V，向漏极区域施加正的电压，即，将源极线SL1(参照图6)的电位设为0V，将数据线DL1(参照图6)的电位设为正的电位。当考虑此情况时，在读出数据时，在p型半导体区域23b施加比施加于n型半导体区域23a的电压高的电压。而且，在这样的情况下，能够在形成了存储单元MC的存储器形成区域MR与除此以外的区域之间，将与源极区域连接的布线彼此电连接，或将与漏极区域连接的布线彼此电连接，能够使半导体器件的设计变容易。

此外，也可以将本实施方式1中的存储单元MC所包括的各半导体区域的导电型一并设为相反的导电型。在这种情况下，在擦除工作时，注入电子来代替空穴，但能够加快注入该电子的速度，且能够使半导体器件的性能提高。

另外，也可以是，本实施方式1中的存储单元MC的栅极绝缘膜GIM例如具有金属膜等导电膜来代替电荷存储膜EC，且该导电膜是电浮动的状态。即，也可以是，本实施方式1中的存储单元MC不具有SONOS膜作为电荷存储部，而是具有浮栅。

<实施方式1的半导体器件的变形例>

图12是实施方式1的变形例的半导体器件的主要部分剖视图。

如图12所示，作为相邻的两个存储单元MC的存储单元MC1和MC2配置成存储单元MC1和MC2各自所包括的n型半导体区域23a彼此相邻，且作为布线ML1的布线ML11作为源极线共有。即，也可以是，布线ML11经由插塞PG和硅化膜SIL与存储单元MC1的n型半导体区域23a电连接，且经由插塞PG和硅化膜SIL与存储单元MC2的n型半导体区域23a电连接。由此，能够减小半导体芯片的面积，并减少布线ML1的数量。

另外，如图12所示，作为相邻的两个存储单元MC的存储单元MC1和MC2各自所包括的p型阱PWM可以不接触并分离。由此，例如能够独立地控制施加于存储单元MC1和MC2各自所包括的p型阱PWM的电压。

<半导体器件的制造方法>

接着，说明本实施方式1的半导体器件的制造方法。

图13和图14是表示实施方式1的半导体器件的制造工序的一部分的工艺流程图。图15～图26是实施方式1的半导体器件的制造工序中的主要部分剖视图。在图15～图26中示出了存储器形成区域MR和主电路形成区域AR的主要部分剖视图。

在本实施方式1中，说明在存储器形成区域MR中形成具有与n沟道型MISFET类似的构造的存储单元MC(参照图26)的情况，但也能够形成具有使导电型相反而与p沟道型MISFET类似的构造的存储单元MC(在以下实施方式中也同样)。

在本实施方式1中，说明在主电路形成区域AR的低耐压MISFET形成区域AR1中形成n沟道型MISFET7a(参照图25)，在主电路形成区域AR的低耐压MISFET形成区域AR2中形成p沟道型MISFET7b(参照图26)的情况。此外，将主电路形成区域AR中的低耐压MISFET形成区域AR1外部的区域设为区域AR3，将主电路形成区域AR中的低耐压MISFET形成区域AR2外部的区域设为区域AR4。

首先，如图15所示，预备即准备SOI衬底SB(图13的步骤S1)。在该步骤S1中，准备具有基体SS、在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中形成在基体SS上的BOX层13以及形成在BOX层13上的SOI层14的作为半导体衬底的SOI衬底SB。

基体SS例如由硅(Si)衬底构成，优选由硅单晶衬底构成。BOX层13例如由氧化硅膜构成。BOX层13的厚度例如为10～40nm左右。SOI层14例如由硅单晶层构成。SOI层14的厚度例如为10～20nm左右。

接着，如图15所示，形成元件分离区域SR(图13的步骤S2)。在该步骤S2中，例如，使用STI(Shallow Trench Isolation：浅沟道隔离)法形成元件分离区域SR。

在该STI法中，首先，使用光刻技术和蚀刻技术在SOI衬底SB上形成元件分离槽。然后，以埋入元件分离槽的方式，在SOI衬底SB上上形成例如由氧化硅膜构成的绝缘膜，之后，利用化学机械研磨(Chemical Mechanical Polishing：CMP)法，除去形成在SOI衬底SB上的不要的绝缘膜。由此，能够形成将绝缘膜仅埋入元件分离槽内而成的元件分离区域SR。

这样，通过形成元件分离区域SR，利用元件分离区域SR划分存储器形成区域MR和主电路形成区域AR，主电路形成区域AR被划分为低耐压MISFET形成区域AR1、低耐压MISFET形成区域AR2、区域AR3以及区域AR4。

接着，如图15所示，形成牺牲氧化膜SO1(图13的步骤S3)。在该步骤S3中，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，例如利用热氧化法等在SOI层14上形成牺牲氧化膜SO1。此时，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，在SOI层14上形成牺牲氧化膜SO1。牺牲氧化膜SO1例如由氧化硅膜构成。此外，牺牲氧化膜SO1在区域AR3和AR4中也形成在SOI层14上。

通过形成牺牲氧化膜SO1，能够防止在后述的步骤S4中在形成p型阱PWM和PWL以及n型阱NWL(参照后述的图16)时给SOI层14造成损伤。

接着，如图16所示，形成p型阱PWM和PWL以及n型阱NWL(图13的步骤S4)。

在该步骤S4中，首先，以覆盖低耐压MISFET形成区域AR1和AR2且使存储器形成区域MR露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将硼(B)等p型杂质导入基体SS。

由此，在存储器形成区域MR中，在作为基体SS的主面的上表面PS侧形成p型阱PWM。调整离子注入时的注入条件，使得p型阱PWM中的p型杂质浓度例如成为5×10¹⁷～5×10¹⁸cm^-3左右。此时，由于在存储器形成区域MR中在SOI层14上形成有牺牲氧化膜SO1，所以能够防止在利用离子注入法形成p型阱PWM时给p型阱PWM的上表面造成损伤。

在该步骤S4中，另外，利用离子注入法，例如向基体SS导入硼(B)等p型杂质，所述离子注入法将以覆盖存储器形成区域MR和低耐压MISFET形成区域AR2且使低耐压MISFET形成区域AR1露出的方式图案化而成的抗蚀剂膜(图示省略)作为掩膜。

由此，在低耐压MISFET形成区域AR1中，在基体SS的上表面PS侧形成p型阱PWL。调整离子注入时的注入条件，使得p型阱PWL中的p型杂质浓度例如成为5×10¹⁷～5×10¹⁸cm^-3左右。此时，由于在低耐压MISFET形成区域AR1中在SOI层14上形成有牺牲氧化膜SO1，所以能够防止在利用离子注入法形成p型阱PWL时给SOI层14造成损伤。

此外，在低耐压MISFET形成区域AR1外部的区域AR3中，在基体SS的上表面PS侧也形成p型阱PWL。

在该步骤S4中，另外，以覆盖存储器形成区域MR和低耐压MISFET形成区域AR1，且使低耐压MISFET形成区域AR2露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将磷(P)或砷(As)等n型杂质导入基体SS。

由此，在低耐压MISFET形成区域AR2中，在基体SS的上表面PS侧形成n型阱NWL。调整离子注入时的注入条件，使得n型阱NWL中的n型杂质浓度例如成为5×10¹⁷～5×10¹⁸cm^-3左右。此时，由于在低耐压MISFET形成区域AR2中在SOI层14上形成有牺牲氧化膜SO1，所以能够防止在利用离子注入法形成n型阱NWL时给SOI层14造成损伤。

此外，在低耐压MISFET形成区域AR2外部的区域AR4中，在基体SS的上表面PS侧也形成n型阱NWL。

接着，如图17所示，形成半导体区域VTM、VT1以及VT2(图13的步骤S5)。

在该步骤S5中，以覆盖低耐压MISFET形成区域AR1和AR2且使存储器形成区域MR露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将硼(B)等p型杂质导入p型阱PWM的上层部。

由此，在存储器形成区域MR中，在p型阱PWM的上层部形成半导体区域VTM。调整离子注入时的注入条件，使得半导体区域VTM中的p型杂质浓度例如成为5×10¹⁷～5×10¹⁸cm^-3左右，且比p型阱PWM中的p型杂质浓度高。此时，由于在存储器形成区域MR中在SOI层14上形成有牺牲氧化膜SO1，所以能够防止在利用离子注入法形成半导体区域VTM时给SOI层14造成损伤。

在该步骤S5中，另外，以覆盖存储器形成区域MR和低耐压MISFET形成区域AR2，且使低耐压MISFET形成区域AR1露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将硼(B)等p型杂质导入p型阱PWL的上层部。

由此，在低耐压MISFET形成区域AR1中，在p型阱PWL的上层部形成半导体区域VT1。调整离子注入时的注入条件，使得半导体区域VT1中的p型杂质浓度例如成为5×10¹⁷～5×10¹⁸cm^-3左右，且比p型阱PWL中的p型杂质浓度高。此时，由于在低耐压MISFET形成区域AR1中在SOI层14上形成有牺牲氧化膜SO1，所以能够防止在利用离子注入法形成半导体区域VT1时给SOI层14造成损伤。

此外，在低耐压MISFET形成区域AR1外部的区域AR3中，半导体区域VT1也形成在p型阱PWL的上层部。

在该步骤S5中，另外，以覆盖存储器形成区域MR和低耐压MISFET形成区域AR1，且使低耐压MISFET形成区域AR2露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将磷(P)或砷(As)等n型杂质导入n型阱NWL的上层部。

由此，在低耐压MISFET形成区域AR2中，在n型阱NWL的上层部形成半导体区域VT2。调整离子注入时的注入条件，使得半导体区域VT2中的n型杂质浓度例如成为5×10¹⁷～5×10¹⁸cm^-3左右，且比n型阱NWL中的n型杂质浓度高。此时，由于在低耐压MISFET形成区域AR2中在SOI层14上形成有牺牲氧化膜SO1，所以能够防止在利用离子注入法形成半导体区域VT2时给SOI层14造成损伤。

此外，在低耐压MISFET形成区域AR2的外部的区域AR4中，半导体区域VT2也形成在n型阱NWL的上层部。

在该步骤S5中，接着，如图17所示，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，利用例如使用了氢氟酸(HF)的湿蚀刻，除去形成在SOI层14上的牺牲氧化膜SO1。

在该步骤S5中，接着，如图17所示，形成开口部OP1和OP2。即，在区域AR3中，利用将抗蚀剂膜作为掩膜的各向异性干蚀刻法，除去SOI层14的一部分，接着利用湿蚀刻法除去BOX层13，从而形成贯通SOI层14和BOX层13并到达半导体区域VT1的开口部OP1。另外，在区域AR4中，利用将抗蚀剂膜作为掩膜的各向异性干蚀刻法，除去SOI层14的一部分，接着利用湿蚀刻法除去BOX层13，从而形成贯通SOI层14和BOX层13并到达半导体区域VT2的开口部OP2。开口部OP1形成为用于确保与p型阱PWL的电接触，开口部OP2形成为用于确保与n型阱NWL的电接触。

接着，如图18所示，形成绝缘膜IFG和IS1(图4的步骤S6)。

在该步骤S6中，首先，如图18所示，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，例如利用热氧化法等在SOI层14上形成牺牲氧化膜SO2。

此时，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，在SOI层14上形成牺牲氧化膜SO2。牺牲氧化膜SO2例如由氧化硅膜构成。此外，牺牲氧化膜SO2在区域AR3中也形成在半导体区域VT1上，在区域AR4中也形成在半导体区域VT2上。

在该步骤S6中，接着，如图18所示，利用将抗蚀剂膜(图示省略)作为掩膜的蚀刻，除去形成于存储器形成区域MR的牺牲氧化膜SO2。

在该步骤S6中，接着，如图18所示，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，在SOI层14上形成覆盖牺牲氧化膜SO2的绝缘膜IFG。具体而言，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，在SOI层14上形成覆盖牺牲氧化膜SO2的绝缘膜IF1，在绝缘膜IF1上形成电荷存储膜EC，在电荷存储膜EC上形成绝缘膜IF2。利用绝缘膜IF1、电荷存储膜EC以及绝缘膜IF2形成绝缘膜IFG。绝缘膜IFG是在内部具有作为电荷存储部的电荷存储膜EC的绝缘膜。此外，绝缘膜IFG在区域AR3中也形成在牺牲氧化膜SO2上，在区域AR4中也形成在牺牲氧化膜SO2上。

绝缘膜IF1例如由氧化硅膜构成。优选的是，能够利用ISSG(In Situ Steam Generation：原位水汽生成)氧化法形成绝缘膜IF1。ISSG氧化法是通过将氢气和氧气直接导入减压的热处理腔内，使之在加热为例如800～1100℃的温度的硅等构成的SOI层14的表面上进行自由基氧化反应，从而在SOI层14的表面上形成例如由氧化硅构成的氧化膜的方法。由于使用自由基氧化反应，所以ISSG氧化法中的氧化能力比例如热氧化法等中的氧化能力高。因此，通过使用ISSG氧化法，能够形成致密且优质的膜质的由氧化硅膜构成的绝缘膜IF1。绝缘膜IF1的厚度例如为2nm左右。

电荷存储膜EC例如由氮化硅膜构成。例如，能够利用CVD(Chemical Vapor Deposition：化学气相沉积)法形成电荷存储膜EC。电荷存储膜EC的厚度例如为8nm左右。

绝缘膜IF2例如由氧化硅膜构成。优选的是，能够利用例如HTO(High Temperature Oxide：高温氧化)法形成绝缘膜IF2，由此，能够形成致密且优质的膜质的由氧化硅膜构成的绝缘膜IF2。绝缘膜IF2的厚度例如为3nm左右。

接着，如图19所示，利用将抗蚀剂膜(图示省略)作为掩膜的蚀刻，除去形成于低耐压MISFET形成区域AR1和AR2的绝缘膜IFG和牺牲氧化膜SO2。这样，能够在存储器形成区域MR中，在SOI层14上形成致密且绝缘耐性优异的优质膜质的、作为层叠绝缘膜的绝缘膜IFG。绝缘膜IFG也称为ONO(Oxide Nitride Oxide)膜。此外，在区域AR3和AR4中也除去绝缘膜IFG和牺牲氧化膜SO2。

在该步骤S6中，接着，如图19所示，在低耐压MISFET形成区域AR1和AR2中，利用例如热氧化法等在SOI层14上形成栅极绝缘膜用的绝缘膜IS1。牺牲氧化膜SO1例如由氧化硅膜构成。此外，绝缘膜IS1在区域AR3中也形成在半导体区域VT1上，在区域AR4中也形成在半导体区域VT2上。

接着，如图20所示，形成导电膜CF1(图13的步骤S7)。在该步骤S7中，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，在绝缘膜IFG上形成栅电极用的导电膜CF1。

优选的是，导电膜CF1由多晶硅膜即polysilicon膜构成。能够使用CVD法等形成这样的导电膜CF1。能够将导电膜CF1的厚度设为充分的程度的厚度以覆盖绝缘膜IFG和IS1。另外，导电膜CF1的成膜时也能够将导电膜CF1成膜为非晶硅膜后，用之后的热处理将非晶硅膜设为多晶硅膜。

优选的是，在存储器形成区域MR和低耐压MISFET形成区域AR1中，作为导电膜CF1所包括的导电膜CF11，能够使用例如导入了磷(P)或砷(As)等n型杂质的膜。另外，在低耐压MISFET形成区域AR2中，作为导电膜CF1所包括的导电膜CF12，能够使用例如导入了硼(B)等p型杂质的膜。

杂质能够在导电膜CF1的成膜时或成膜后导入。在导电膜CF1的成膜时导入杂质的情况下，通过使导电膜CF1的成膜用气体包括掺杂气体，能够使导入了杂质的导电膜CF1成膜。或者，在硅膜的成膜后导入杂质的情况下，通过在不有意地导入杂质而将硅膜成膜后，利用离子注入法等将杂质导入该硅膜，能够形成导入了杂质的导电膜CF1。

接着，如图21所示，将导电膜CF1和绝缘膜IFG图案化(图13的步骤S8)。

在该步骤S8中，首先，如图21所示，通过在导电膜CF1上形成例如由氮化硅膜等构成的硬掩模膜HM，在硬掩模膜HM上涂布抗蚀剂膜(图示省略)后，使用光刻技术和蚀刻技术，从而将硬掩模膜HM图案化。硬掩模膜HM被图案化成：存储器形成区域MR中的、配置在形成栅电极CG的区域的部分的导电膜CF1由硬掩模膜HM覆盖，存储器形成区域MR中的、配置在形成栅电极CG的区域以外的区域的部分的导电膜CF1从硬掩模膜HM露出。另外，硬掩模膜HM在低耐压MISFET形成区域AR1和AR2中也同样地图案化成：配置在形成栅电极GE1和GE2的区域的部分的导电膜CF1由硬掩模膜HM覆盖。

在该步骤S8中，接着，如图21所示，将图案化而成的硬掩模膜HM作为掩膜使用，通过例如干蚀刻等将导电膜CF1以及绝缘膜IFG和IS1蚀刻而图案化。

由此，在存储器形成区域MR中中形成由导电膜CF1构成的栅电极CG，并形成由栅电极CG与SOI层14之间的部分的绝缘膜IFG构成的栅极绝缘膜GIM。即，在存储器形成区域MR中，栅电极CG经由栅极绝缘膜GIM形成在SOI层14上。

另外，在低耐压MISFET形成区域AR1中，在SOI层14上形成由导电膜CF1构成的栅电极GE1，并形成由栅电极GE1与SOI层14之间的部分的绝缘膜IS1构成的栅极绝缘膜GI1。即，在低耐压MISFET形成区域AR1中，栅电极GE1经由栅极绝缘膜GI1形成在SOI层14上。

另外，在低耐压MISFET形成区域AR2中，在SOI层14上形成由导电膜CF1构成的栅电极GE1，并形成由栅电极GE2与SOI层14之间的部分的绝缘膜IS1构成的栅极绝缘膜GI2。即，在低耐压MISFET形成区域AR2中，栅电极GE2经由栅极绝缘膜GI2形成在SOI层14上。

这样，通过进行使用图18～图21说明的工序，在SOI层14上形成在内部具有电荷存储膜EC的栅极绝缘膜GIM，在栅极绝缘膜GIM上形成栅电极CG。

此外，使用图18～图21说明的工序为一例。因此，例如，能够使用在低耐压MISFET形成区域AR1和AR2中形成栅极绝缘膜用的绝缘膜和栅电极用的导电膜的工序之前或之后进行在存储器形成区域MR中形成栅极绝缘膜用的绝缘膜和栅电极用的导电膜的工序等各种方法。

接着，如图22所示，形成侧壁间隔件SP1、SP2、SP3以及SP4(图13的步骤S9)。

在该步骤S9中，首先，如图22所示，在存储器形成区域MR、低耐压MISFET形成区域AR1和AR2中，在SOI层14上形成侧壁间隔件用的绝缘膜IS2。绝缘膜IS2例如由氮化硅膜构成。

在该步骤S10中，接着，如图22所示，例如利用各向异性蚀刻将绝缘膜IS2回蚀。这样，在存储器形成区域MR中，在栅电极CG的一方侧(图22中左侧)的侧面形成由绝缘膜IS2构成的侧壁间隔件SP1，在栅电极CG的与一方侧相反一侧(图22中右侧)的侧面，形成由绝缘膜IS2构成的侧壁间隔件SP2。

另外，在低耐压MISFET形成区域AR1中，在栅电极GE1的两侧面的每一个上分别形成由绝缘膜IS2构成的侧壁间隔件SP3，在低耐压MISFET形成区域AR2中，在栅电极GE2的两侧面的每一个上分别形成由绝缘膜IS2构成的侧壁间隔件SP4。

接着，如图23所示，形成半导体膜24a、24b、24c以及24d(图13的步骤S10)。在该步骤S10中，在存储器形成区域MR中，在夹着侧壁间隔件SP1位于与栅电极CG相反一侧的部分的SOI层14上，例如选择性地形成例如由20nm左右的外延硅膜构成的半导体膜24a。另外，在存储器形成区域MR中，在夹着侧壁间隔件SP2位于与栅电极CG相反一侧的部分的SOI层14上，例如选择性地形成例如由20nm左右的外延硅膜构成的半导体膜24b。

另外，在低耐压MISFET形成区域AR1中，在夹着侧壁间隔件SP3位于与栅电极GE1相反一侧的部分的SOI层14上，例如选择性地形成例如由厚度20nm左右的外延硅膜构成的半导体膜24c。另外，在低耐压MISFET形成区域AR2中，在夹着侧壁间隔件SP4位于与栅电极GE2相反一侧的部分的SOI层14上，例如选择性地形成例如由厚度20nm左右的外延硅膜构成的半导体膜24d。

该半导体膜24a、24b、24c以及24d在清洁SOI层14的表面并除去自然氧化膜的状态下，利用例如以甲硅烷气体为原料的CVD法形成。此时，在区域AR3中，在开口部OP1的底部露出的半导体区域VT1上，即在开口部OP1的内部，也形成半导体膜24c。另外，在区域AR4中，在开口部OP2的底部露出的半导体区域VT2上，即在开口部OP2的内部，也形成半导体膜24d。

此外，半导体膜24a、24b、24c以及24d的选择生长不是必需的，也能够根据元件特性的要求而省略。

接着，如图24所示，除去侧壁间隔件SP1、SP2、SP3以及SP4(图14的步骤S11)。在该步骤S11中，在存储器形成区域MR以及低耐压MISFET形成区域AR1和AR2中，利用例如湿蚀刻除去形成于栅电极CG、GE1以及GE2的两侧面上的侧壁间隔件SP1、SP2、SP3以及SP4。此外，在除去例如由氮化硅膜构成的侧壁间隔件SP1、SP2、SP3以及SP4时，例如也除去例如由氮化硅膜构成的硬掩模膜HM。

接着，如图24所示，形成n-型半导体区域21a和21c以及p-型半导体区域21b和21d(图14的步骤S12)。

在该步骤S12中，以覆盖存储器形成区域MR中的、在俯视时相对于栅电极CG位于与一方侧相反一侧(图24中右侧)的部分和低耐压MISFET形成区域AR2的方式，将抗蚀剂膜(图示省略)图案化。另外，在该步骤S12中，以使存储器形成区域MR中的、在俯视时相对于栅电极CG位于一方侧(图24中左侧)的部分和低耐压MISFET形成区域AR1露出的方式，将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将磷(P)或砷(As)等n型杂质导入半导体膜24a和半导体膜24a下的SOI层14以及半导体膜24c和半导体膜24c下的SOI层14。

由此，在存储器形成区域MR中，在俯视时相对于栅电极CG位于一方侧的部分的SOI层14上形成n-型半导体区域21a，在低耐压MISFET形成区域AR1中，在俯视时夹着栅电极GE1位于两侧的部分的SOI层14上形成n-型半导体区域21c。n-型半导体区域21a在存储器形成区域MR中与栅电极CG匹配地形成，n-型半导体区域21c在低耐压MISFET形成区域AR1中与栅电极GE1匹配地形成。此外，n-型半导体区域21a在存储器形成区域MR中也形成于半导体膜24a的上层部，n-型半导体区域21c在低耐压MISFET形成区域AR1中也形成于半导体膜24c的上层部。

另外，在该步骤S12中，以覆盖存储器形成区域MR中的、在俯视时相对于栅电极CG位于一方侧(图24中左侧)的部分和低耐压MISFET形成区域AR1的方式，将抗蚀剂膜(图示省略)图案化。另外，在该步骤S12中，以使存储器形成区域MR中的、在俯视时相对于栅电极CG位于与一方侧相反一侧(图24中右侧)的部分和低耐压MISFET形成区域AR2露出的方式，将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将硼(B)等p型杂质导入半导体膜24b和半导体膜24b下的SOI层14以及半导体膜24d和半导体膜24d下的SOI层14。

由此，在存储器形成区域MR中，在俯视时相对于栅电极CG位于与一方侧相反一侧的部分的SOI层14上形成p-型半导体区域21b，在低耐压MISFET形成区域AR2中，在俯视时夹着栅电极GE2位于两侧的部分的SOI层14上形成p-型半导体区域21d。p-型半导体区域21b在存储器形成区域MR中与栅电极CG匹配地形成，p-型半导体区域21d在低耐压MISFET形成区域AR2中与栅电极GE2匹配地形成。此外，p-型半导体区域21b在存储器形成区域MR中也形成于半导体膜24b的上层部，p-型半导体区域21d在低耐压MISFET形成区域AR2中也形成于半导体膜24d的上层部。

另外，在位于栅电极CG下方的部分的SOI层14中，形成作为p型或固有状态的半导体区域的沟道区域CHM。另外，在位于栅电极GE1下方的部分的SOI层14中，形成作为p型或固有状态的半导体区域的沟道区域CH1，在位于栅电极GE2下方的部分的SOI层14中，形成作为n型或固有状态的半导体区域的沟道区域CH2。

接着，如图25所示，形成侧壁间隔件SW1、SW2、SW3以及SW4(图14的步骤S13)。

在该步骤S13中，接着，如图25所示，在SOI衬底SB的上表面整个面上，形成侧壁间隔件用的绝缘膜IS3。绝缘膜IS3例如由：由氧化硅膜构成的绝缘膜、由氮化硅膜构成的绝缘膜或它们的层叠膜等构成。

在该步骤S13中，接着，如图25所示，例如利用各向异性蚀刻将绝缘膜IS3回蚀。这样，在存储器形成区域MR中，在栅电极CG的一方侧(图25中左侧)的侧面形成由绝缘膜IS3构成的侧壁间隔件SW1，在栅电极CG的与一方侧相反一侧(图25中右侧)的侧面，形成由绝缘膜IS3构成的侧壁间隔件SW2。此时，侧壁间隔件SW1形成在栅电极CG与半导体膜24a之间，侧壁间隔件SW2形成在栅电极CG与半导体膜24b之间。

另外，在低耐压MISFET形成区域AR1中，在栅电极GE1的两侧面的每一个上分别形成由绝缘膜IS3构成的侧壁间隔件SW3。侧壁间隔件SW3形成在栅电极GE1与半导体膜24c之间。

另外，在低耐压MISFET形成区域AR2中，在栅电极GE2的两侧面的每一个上分别形成由绝缘膜IS3构成的侧壁间隔件SW4。侧壁间隔件SW4形成在栅电极GE2与半导体膜24d之间。

接着，如图25所示，形成n+型半导体区域22a和22c(图14的步骤S14)。

在该步骤S14中，以覆盖存储器形成区域MR中的、相对于栅电极CG位于与一方侧相反一侧(图25中右侧)的部分和低耐压MISFET形成区域AR2的方式，将抗蚀剂膜PR1图案化。另外，在该步骤S14中，以使存储器形成区域MR中的、相对于栅电极CG位于一方侧(图25中左侧)的部分和低耐压MISFET形成区域AR1露出的方式，将抗蚀剂膜PR1图案化。然后，利用将图案化而成的抗蚀剂膜PR1作为掩膜的离子注入法，例如将磷(P)或砷(As)等n型杂质导入半导体膜24a和半导体膜24a下的SOI层14，并导入半导体膜24c和半导体膜24c下的SOI层14。即，在半导体膜24a和24c中，离子注入n型杂质离子IM1。

由此，在存储器形成区域MR中，在俯视时夹着侧壁间隔件SW1位于与栅电极CG相反一侧的部分的半导体膜24a和SOI层14中形成n+型半导体区域22a。另外，在低耐压MISFET形成区域AR1中，在俯视时夹着侧壁间隔件SW3位于与栅电极GE1相反一侧的部分的半导体膜24c和SOI层14中形成n+型半导体区域22c。n+型半导体区域22a在存储器形成区域MR中与侧壁间隔件SW1匹配地形成，n+型半导体区域22c在低耐压MISFET形成区域AR1中与侧壁间隔件SW3匹配地形成。调整离子注入时的注入条件，使得n+型半导体区域22a和22c中的n型杂质浓度例如成为5×10¹⁹～5×10²⁰cm^-3左右。

由此，如图25所示，在俯视时，在相对于栅电极CG位于一方侧(图26中左侧)的部分的SOI层14中，形成有包括n-型半导体区域21a和n+型半导体区域22a的n型半导体区域23a。

另一方面，在低耐压MISFET形成区域AR1中，由p型阱PWL、栅极绝缘膜GI1、栅电极GE1、侧壁间隔件SW3、n-型半导体区域21c以及n+型半导体区域22c形成n沟道型MISFET7a。另外，形成包括n-型半导体区域21c和n+型半导体区域22c的n型半导体区域23c。

此外，在该步骤S14中，以使区域AR4露出的方式将抗蚀剂膜PR1图案化，在区域AR4中，n型杂质导入半导体膜24d和半导体区域VT2。然后，在区域AR4中形成接触区域CR2，所述接触区域CR2包括导入了n型杂质的半导体膜24d和半导体区域VT2。

接着，如图26所示，形成p+型半导体区域22b和22d(图14的步骤S15)。

在该步骤S15中，以覆盖存储器形成区域MR中的、相对于栅电极CG位于一方侧(图26中左侧)的部分和低耐压MISFET形成区域AR1的方式，将抗蚀剂膜PR2图案化。另外，在该步骤S15中，以使存储器形成区域MR中的、相对于栅电极CG位于与一方侧相反一侧(图26中右侧)的部分和低耐压MISFET形成区域AR2露出的方式，将抗蚀剂膜PR2图案化。然后，利用将图案化而成的抗蚀剂膜PR2作为掩膜的离子注入法，在存储器形成区域MR中，例如将硼(B)等p型杂质导入半导体膜24b和半导体膜24b下的SOI层14，并导入半导体膜24d和半导体膜24d下的SOI层14。即，在半导体膜24b和24d中离子注入p型杂质离子IM2。

由此，在存储器形成区域MR中，在俯视时夹着侧壁间隔件SW2位于与栅电极CG相反一侧的部分的半导体膜24b和SOI层14中形成p+型半导体区域22b。另外，在低耐压MISFET形成区域AR2中，在俯视时夹着侧壁间隔件SW4位于与栅电极GE2相反一侧的部分的半导体膜24d和SOI层14中形成p+型半导体区域22d。p+型半导体区域22b在存储器形成区域MR中与侧壁间隔件SW2匹配地形成，n+型半导体区域22d在低耐压MISFET形成区域AR2中与侧壁间隔件SW4匹配地形成。调整离子注入时的注入条件，使得p+型半导体区域22b和22d中的p型杂质浓度例如成为5×10¹⁹～5×10²⁰cm^-3左右。

由此，如图26所示，在存储器形成区域MR中，由p型阱PWM、栅极绝缘膜GIM、栅电极CG、侧壁间隔件SW1和SW2、n-型半导体区域21a、p-型半导体区域21b、n+型半导体区域22a以及p+型半导体区域22b形成存储单元MC。另外，在俯视时，在相对于栅电极CG位于与一方侧相反一侧(图26中右侧)的部分的SOI层14中，形成包括p-型半导体区域21b和p+型半导体区域22b的p型半导体区域23b。

另一方面，在低耐压MISFET形成区域AR2中，由n型阱NWL、栅极绝缘膜GI2、栅电极GE2、侧壁间隔件SW4、p-型半导体区域21d以及p+型半导体区域22d形成p沟道型MISFET7b。另外，形成包括p-型半导体区域21d和p+型半导体区域22d的p型半导体区域23d。

此外，在该步骤S15中，以使区域AR3露出的方式将抗蚀剂膜PR2图案化，在区域AR3中，n型杂质导入半导体膜24c和半导体区域VT1。然后，在区域AR3中形成接触区域CR1，所述接触区域CR1包括导入了p型杂质的半导体膜24c和半导体区域VT1。

接着，如图3所示，形成硅化膜SIL(图14的步骤S16)。

在该步骤S16中，在SOI衬底SB的上表面整个面上，以覆盖n+型半导体区域21a和21c、p+型半导体区域21b和21d、栅电极CG、GE1和GE2以及侧壁间隔件SW1、SW2、SW3和SW4的方式形成金属膜。金属膜例如由钴(Co)膜、镍(Ni)膜或镍铂合金膜等构成，能够使用溅射法等形成。然后，通过对SOI衬底SB实施热处理，使n+型半导体区域21a和21c、p+型半导体区域21b和21d以及栅电极CG、GE1和GE2各自的上层部与金属膜反应。之后，除去未反应的金属膜。

通过进行这样的所谓的自对准多晶硅化物工艺，如图3所示，在n+型半导体区域21a和21c、p+型半导体区域21b和21d、栅电极CG、GE1和GE2中的每一个上分别形成硅化膜SIL。硅化膜SIL例如能够设为硅化钴层、硅化镍层或添加铂的硅化镍层。

接着，如图3所示，形成层间绝缘膜IL1和插塞PG(图14的步骤S17)。

在该步骤S17中，首先，如图3所示，在SOI衬底SB的上表面整个面上形成层间绝缘膜IL1。层间绝缘膜IL1例如由：由氧化硅膜构成的绝缘膜，或者由氮化硅膜构成的绝缘膜和由氧化硅膜构成的绝缘膜的层叠膜等构成。在利用例如CVD法形成层间绝缘膜IL1后，将层间绝缘膜IL1的上表面平坦化。

在该步骤S17中，如图3所示，形成贯通层间绝缘膜IL1的插塞PG。首先，通过将使用光刻形成在层间绝缘膜IL1上的抗蚀剂图案(未图示)作为蚀刻掩膜，将层间绝缘膜IL1干蚀刻，从而在层间绝缘膜IL1上形成接触孔CNT。接着，在接触孔CNT内，作为导电体部，例如形成由钨(W)等构成的导电性的插塞PG。

为了形成插塞PG，例如在包括接触孔CNT的内部的层间绝缘膜IL1上形成势垒导体膜，所述势垒导体膜例如由钛(Ti)膜、氮化钛(TiN)膜或它们的层叠膜构成。然后，在该势垒导体膜上，以填埋接触孔CNT的方式形成例如由钨(W)膜等构成的主导体膜，并利用CMP法或回蚀法等除去层间绝缘膜IL1上的不要的主导体膜和势垒导体膜。由此，能够形成插塞PG。此外，为了简化附图，在图3中，一体化地表示构成插塞PG的势垒导体膜和主导体膜。

接触孔CNT和埋入该接触孔CNT的插塞PG形成在n+型半导体区域22a和22c以及p+型半导体区域22b和22d中的每一个上，虽然图示省略，也形成在栅电极CG、GE1以及GE2中的每一个上等位置。在接触孔CNT的底部，例如n+型半导体区域22a和22c以及p+型半导体区域22b和22d中的每一个上的硅化膜SIL的一部分露出，虽然图示省略，栅电极CG、GE1以及GE2中的每一个上的硅化膜SIL的一部分也露出。

接着，如图3所示，形成层间绝缘膜IL2和布线ML1(图14的步骤S18)。

在该步骤S18中，首先，如图3所示，在形成插塞PG的层间绝缘膜IL1上，形成例如由氧化硅膜构成的层间绝缘膜IL2。然后，通过使用光刻技术和蚀刻技术，在层间绝缘膜IL2上形成布线槽。之后，在包括布线槽内的层间绝缘膜IL2上形成铜(Cu)膜。之后，通过例如用CMP法研磨并除去布线槽的内部以外的在层间绝缘膜IL2上露出的铜膜，从而仅在形成于层间绝缘膜IL2的布线槽内留下铜膜。由此，能够形成布线ML1。这样，能够形成作为本实施方式1的半导体器件的半导体芯片CHP1。

此外，在本实施方式1中，说明了形成由铜膜构成的布线ML1的例子，但例如也可以形成由铝(Al)膜构成的布线ML1。

(实施方式2)

在实施方式1的半导体器件中，在存储器形成区域MR中，相对于栅电极CG在一方侧形成n型半导体区域23a，相对于栅电极CG在与一方侧相反一侧形成p型半导体区域23b。与此相对，在实施方式2的半导体器件中，在存储器形成区域MR中形成的存储单元MC的沟道区域CHM中的杂质浓度比在低耐压MISFET形成区域AR1中形成的MISFET7a的沟道区域CH1中的杂质浓度高。

此外，在本实施方式2中，关于半导体芯片CHP1的布局和非易失性存储器的电路块，也能够设为与实施方式1相同。

<半导体器件的构造>

接着，参照附图，说明作为实施方式2中的半导体器件的半导体芯片CHP1的构造。图27是实施方式2的半导体器件的主要部分剖视图。

如图27所示，关于本实施方式2的半导体器件中的、存储器形成区域MR内的沟道区域CHM、n-型半导体区域21e以及n+型半导体区域22e以外的各部分，能够设为与图3所示实施方式1的半导体器件中的各部分相同，并省略它们的说明。

此外，本实施方式2的半导体器件中的存储单元MC具有在以下点与通常的场效应晶体管同样的构造：相当于源极区域和漏极区域的两个半导体区域均为n型半导体区域。

本实施方式2中的存储单元MC具有：p型阱PWM、半导体区域VTM、BOX层13、沟道区域CHM、栅极绝缘膜GIM、栅电极CG以及侧壁间隔件SW1和SW2。另外，本实施方式2中的存储单元MC具有n-型半导体区域21a、n-型半导体区域21e、n+型半导体区域22a以及p+型半导体区域22e。

此外，关于p型阱PWM、半导体区域VTM、BOX层13、栅极绝缘膜GIM、栅电极CG、侧壁间隔件SW1和SW2、n-型半导体区域21a以及n+型半导体区域22a，能够设为与实施方式1中的各部分相同，并省略它们的说明。

在存储器形成区域MR中，形成有导入了p型杂质的SOI层14a。然后，在存储器形成区域MR中，在位于栅电极CG下方的部分的SOI层14a中，形成有沟道区域CHM。沟道区域CHM例如是导入了硼(B)等p型杂质的p型半导体区域。能够将沟道区域CHM中的p型杂质浓度设为例如1×10¹⁷～1×10¹⁸cm^-3左右。

在本实施方式2中，与实施方式1不同，在位于侧壁间隔件SW2下的部分的SOI层14a中，形成有n-型半导体区域21e。另外，在俯视时，在夹着n-型半导体区域21e位于与栅电极CG相反一侧的部分的SOI层14a中，形成有n+型半导体区域22e。n+型半导体区域22e与n-型半导体区域21e接触，n+型半导体区域22e中的杂质浓度比n-型半导体区域21e中的杂质浓度高。由n-型半导体区域21e和n+型半导体区域22e形成LDD构造。能够将n+型半导体区域22e中的n型杂质浓度例如设为5×10¹⁹～5×10²⁰cm^-3左右，能够将n-型半导体区域21e中的n型杂质浓度设为比n+型半导体区域22e中的n型杂质浓度低。

即，在本实施方式2中，与实施方式1同样地，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于一方侧(图27中左侧)的部分的SOI层14a中，形成有包括n-型半导体区域21a和n+型半导体区域22a的n型半导体区域23a。另外，在本实施方式2中，与实施方式1不同，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于与一方侧相反一侧(图27中右侧)的部分的SOI层14a中，也形成有包括n-型半导体区域21e和n+型半导体区域22e的n型半导体区域23e。

另外，在存储器形成区域MR中，在俯视时，在夹着侧壁间隔件SW2位于与栅电极CG相反一侧的部分的SOI层14a上，也可以形成有通过选择外延生长而生长的由硅膜构成的半导体膜24b。另外，在该半导体膜24b上也可以形成有n+型半导体区域22e。此时，n+型半导体区域22e形成于在俯视时相对于栅电极CG位于与一方侧相反一侧的部分的SOI层14a和半导体膜24b。

<非易失性存储单元的工作>

关于本实施方式2中的半导体器件所包括的作为非易失性存储单元的存储单元的工作，除了设置有n型半导体区域23e来代替p型半导体区域23b这一点，能够设为与在实施方式1中使用图4～图6说明的存储单元的工作相同。

<本实施方式的主要特征和效果>

在本实施方式2的半导体器件中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于一方侧的部分的SOI层14a中，与实施方式1的半导体器件同样地，形成有包括n-型半导体区域21a和n+型半导体区域22a的n型半导体区域23a。

另一方面，在本实施方式2的半导体器件中，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于与一方侧相反一侧的部分的SOI层14a中，与实施方式1的半导体器件不同，形成有包括n-型半导体区域21e和n+型半导体区域22e的n型半导体区域23e。另外，在存储器形成区域MR中形成的存储单元MC的沟道区域CHM中的p型杂质浓度比在低耐压MISFET形成区域AR1中形成的n沟道型MISFET7a的沟道区域CH1中的p型杂质浓度高。即，沟道区域CH1以比沟道区域CHM中的p型杂质浓度低的浓度含有p型杂质，或者不含有p型杂质。

在本实施方式2的半导体器件中，与使用图7说明的比较例的半导体器件同样地，在向存储单元MC写入数据时，从n型半导体区域23a向电荷存储膜EC注入电子。另一方面，在本实施方式2的半导体器件中，在擦除存储于存储单元MC的数据时，从沟道区域CHM向电荷存储膜EC注入空穴。

因此，在本实施方式2的半导体器件中，与比较例的半导体器件相比，在擦除存储单元MC的数据时，从沟道区域CHM向电荷存储膜EC注入空穴的速度变快，数据的擦除速度变快，能够使半导体器件的性能提高。

此外，在本申请说明书中，某区域中的p型杂质浓度是指该区域整体中的p型杂质浓度的平均值。

另外，在低耐压MISFET形成区域AR1中形成的MISFET7a的沟道区域CH1也可以含有p型杂质。在这样的情况下，在存储器形成区域MR中形成的存储单元MC的沟道区域CHM中的、与BOX层13接触的部分PT1中的p型杂质浓度比在低耐压MISFET形成区域AR1中形成的MISFET7a的沟道区域CH1中的p型杂质浓度高。

由此，能够使存储单元MC的沟道区域CHM中的p型杂质浓度可靠地比在低耐压MISFET形成区域AR1中形成的MISFET7a的沟道区域CH1中的p型杂质浓度高。另外，能够使沟道区域CHM中的与栅极绝缘膜GIM接触的部分PT2中的p型杂质浓度比沟道区域CHM中的与BOX层13接触的部分PT1中的p型杂质浓度低。

即，优选的是，沟道区域CHM中的与栅极绝缘膜GIM接触的部分PT2以比沟道区域CHM中的与BOX层13接触的部分PT1中的p型杂质浓度低的浓度含有p型杂质，或不含有p型杂质。

由此，能够在提高沟道区域CHM中的p型杂质浓度的同时，降低沟道区域CHM中的与栅极绝缘膜GIM接触的部分PT2的p型杂质浓度。因此，在擦除存储单元MC的数据时，从沟道区域CHM向电荷存储膜EC注入空穴的速度变快，数据的擦除速度变快，能够使半导体器件的性能提高，且能够降低存储单元MC的阈值电压。

另外，优选的是，沟道区域CHM含有p型杂质和由碳构成的杂质。由碳构成的杂质具有抑制p型杂质的扩散的性质。因此，在含有p型杂质和由碳构成的杂质的沟道区域CHM中，能够减小p型杂质中的随机杂质偏差(Random Dopant Fluctuation)。因此，由于存储单元MC彼此间的阈值电压的偏差变小，所以即使在降低了电源电压的情况下，也能够稳定地进行写入工作、擦除工作以及读出工作。

此外，也可以将本实施方式2中的存储单元MC所包括的各半导体区域的导电型一并设为相反的导电型。在这种情况下，在擦除工作时，注入电子来代替空穴，但能够加快该电子的注入速度，且能够使半导体器件的性能提高。

另外，也可以是，本实施方式2中的存储单元MC的栅极绝缘膜GIM例如具有金属膜等导电膜来代替电荷存储膜EC，且该导电膜是电浮动的状态。即，也可以是，本实施方式1中的存储单元MC不具有SONOS膜作为电荷存储部，而是具有浮栅。

<半导体器件的制造方法>

接着，说明本实施方式2的半导体器件的制造方法。

图28和图29是表示实施方式2的半导体器件的制造工序的一部分的工艺流程图。图30～图36是实施方式2的半导体器件的制造工序中的主要部分剖视图。在图30～图36中示出了存储器形成区域MR和主电路形成区域AR的主要部分剖视图。

在本实施方式2的半导体器件的制造方法中，首先，与实施方式1的半导体器件的制造方法同样地，进行图13的步骤S1～步骤S3，如图15所示，准备SOI衬底SB，形成元件分离区域SR，形成牺牲氧化膜SO1。

接着，与实施方式1的半导体器件的制造方法同样地，进行图13的步骤S4，如图16所示，形成p型阱PWM和PWL以及n型阱NWL。

接着，如图30所示，形成半导体区域VTM、VT1以及VT2(图28的步骤S5)。在这里，在本实施方式2中，与实施方式1不同，步骤S5包括：形成半导体区域VTM、VT1以及VT2的工序(图28的步骤S51)和在存储器形成区域MR中向SOI层14进行离子注入的工序(图28的步骤S52)。

首先，在步骤S51中，如图30所示，形成半导体区域VTM、VT1以及VT2。该形成半导体区域VTM、VT1以及VT2的工序能够设为与在实施方式1中使用图17说明的工序相同。

接着，在步骤S52中，以覆盖低耐压MISFET形成区域AR1和AR2且使存储器形成区域MR露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将硼(B)等p型杂质导入SOI层14。

由此，在存储器形成区域MR中，形成作为导入了p型杂质的SOI层14的SOI层14a。调整离子注入时的注入条件，使得SOI层14a中的p型杂质浓度例如成为1×10¹⁷～1×10¹⁸cm^-3左右。

此外，也可以不在步骤S51之后进行步骤S52，而是在步骤S51之前进行。即，可以在形成半导体区域VTM、VT1以及VT2的工序前后的任意的时间点进行在存储器形成区域MR中向SOI层14进行离子注入的工序。

此时，能够使存储器形成区域MR内的SOI层14a中的与栅极绝缘膜GIM接触的部分PT21中的p型杂质浓度比存储器形成区域MR内的SOI层14a中的与BOX层13接触的部分PT11中的p型杂质浓度低。

优选的是，在步骤S52中，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，在将例如硼(B)等p型杂质导入SOI层14时，在存储器形成区域MR中，将碳导入SOI层14。由此，例如能够与碳离子共注入硼离子(Carbon co-implantation)。

碳离子具有抑制p型杂质的扩散的性质。因此，在形成于位于栅电极CG(参照后述的图32)下方的部分的沟道区域CHM(参照后述的图34)中，能够减小p型杂质中的随机杂质偏差，所述沟道区域CHM是与碳离子共注入了硼离子而成的SOI层14的SOI层14a。因此，由于存储单元MC彼此间的阈值电压的偏差变小，所以即使在降低了电源电压的情况下，也能够稳定地进行写入工作、擦除工作以及读出工作。

此外，更优选的是，在离子注入硼等p型杂质的工序之前进行离子注入碳的工序。由此，由于在将p型杂质离子注入SOI层14时是在SOI层14中已经导入有碳的状态，所以能够更可靠地减小沟道区域CHM(参照后述的图34)中的随机杂质偏差。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图13的步骤S6的工序，如图31所示，形成绝缘膜IFG和IS1。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图13的步骤S7的工序，如图32所示，形成导电膜CF1。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图13的步骤S8的工序，如图32所示，将导电膜CF1以及绝缘膜IFG和IS1图案化。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图13的步骤S9的工序，如图33所示，形成侧壁间隔件SP1、SP2、SP3以及SP4。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图13的步骤S10的工序，如图33所示，形成半导体膜24a、24b、24c以及24d。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图14的步骤S11的工序，如图34所示，除去侧壁间隔件SP1、SP2、SP3以及SP4。

接着，进行相当于图14的步骤S12的工序，如图34所示，形成n-型半导体区域21a、21c和21e以及p-型半导体区域21d(图29的步骤S22)。

在该步骤S22中，以覆盖低耐压MISFET形成区域AR2且使存储器形成区域MR和低耐压MISFET形成区域AR1露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将磷(P)或砷(As)等n型杂质导入半导体膜24a和半导体膜24a下的SOI层14a，并导入半导体膜24b和半导体膜24b下的SOI层14a。另外，将n型杂质导入半导体膜24c和半导体膜24c下的SOI层14。

由此，在存储器形成区域MR中，在俯视时相对于栅电极CG位于一方侧(图34中左侧)的部分的SOI层14a上形成n-型半导体区域21a。另外，在存储器形成区域MR中，在俯视时，在相对于栅电极CG位于与一方侧相反一侧(图34中右侧)的部分的SOI层14a中，形成n-型半导体区域21e。另外，在低耐压MISFET形成区域AR1中，在俯视时夹着栅电极GE1位于两侧的部分的SOI层14上形成n-型半导体区域21c。n-型半导体区域21a和21e在存储器形成区域MR中与栅电极CG匹配地形成，n-型半导体区域21c在低耐压MISFET形成区域AR1中与栅电极GE1匹配地形成。

此外，n-型半导体区域21a在存储器形成区域MR中也形成于半导体膜24a的上层部，n-型半导体区域21e在存储器形成区域MR中也形成于半导体膜24b的上层部。另外，n-型半导体区域21c在低耐压MISFET形成区域AR1中也形成于半导体膜24c的上层部。

另外，在该步骤S22中，以覆盖存储器形成区域MR和低耐压MISFET形成区域AR1，且使低耐压MISFET形成区域AR2露出的方式将抗蚀剂膜(图示省略)图案化。然后，利用将图案化而成的抗蚀剂膜(图示省略)作为掩膜的离子注入法，例如将硼(B)等p型杂质导入半导体膜24d和半导体膜24d下的SOI层14。

由此，在低耐压MISFET形成区域AR2中，在俯视时夹着栅电极GE2位于两侧的部分的SOI层14上形成p-型半导体区域21d。p-型半导体区域21d在低耐压MISFET形成区域AR2中与栅电极GE2匹配地形成。此外，p-型半导体区域21d在低耐压MISFET形成区域AR2中也形成于半导体膜24d的上层部。

接着，与实施方式1的半导体器件的制造方法同样地，进行相当于图14的步骤S13的工序，如图35所示，形成侧壁间隔件SW1、SW2、SW3以及SW4(图29的步骤S23)。。

接着，如图35所示，形成n+型半导体区域22a、22c以及22e(图29的步骤S24)。

在该步骤S14中，以覆盖低耐压MISFET形成区域AR2且使存储器形成区域MR和低耐压MISFET形成区域AR1露出的方式将抗蚀剂膜PR1图案化。然后，利用将图案化而成的抗蚀剂膜PR1作为掩膜的离子注入法，例如将磷(P)或砷(As)等n型杂质导入半导体膜24a和半导体膜24a下的SOI层14a，并导入半导体膜24b和半导体膜24b下的SOI层14a。另外，将n型杂质导入半导体膜24c和半导体膜24c下的SOI层14。即，在半导体膜24a、24b和24c中，离子注入n型杂质离子IM1。

由此，在存储器形成区域MR中，在俯视时夹着侧壁间隔件SW1位于与栅电极CG相反一侧的部分的半导体膜24a和SOI层14a中形成n+型半导体区域22a。另外，在存储器形成区域MR中，在俯视时夹着侧壁间隔件SW2位于与栅电极CG相反一侧的部分的半导体膜24b和SOI层14a中形成n+型半导体区域22e。并且，在低耐压MISFET形成区域AR1中，在俯视时夹着侧壁间隔件SW3位于与栅电极GE1相反一侧的部分的半导体膜24c和SOI层14中形成n+型半导体区域22c。n+型半导体区域22a在存储器形成区域MR中与侧壁间隔件SW1匹配地形成，n+型半导体区域22e在存储器形成区域MR中与侧壁间隔件SW2匹配地形成。另外，n+型半导体区域22c在低耐压MISFET形成区域AR1中与侧壁间隔件SW3匹配地形成。调整离子注入时的注入条件，使得n+型半导体区域22a、22c以及22e中的n型杂质浓度例如成为5×10¹⁹～5×10²⁰cm^-3左右。

由此，如图35所示，在存储器形成区域MR中，由p型阱PWM、栅极绝缘膜GIM、栅电极CG、侧壁间隔件SW1和SW2、n-型半导体区域21a、n-型半导体区域21e、n+型半导体区域22a以及n+型半导体区域22e形成存储单元MC。另外，如图35所示，在低耐压MISFET形成区域AR1中，由p型阱PWL、栅极绝缘膜GI1、栅电极GE1、侧壁间隔件SW3、n-型半导体区域21c以及n+型半导体区域22c形成n沟道型MISFET7a。

此外，在该步骤S24中，以使区域AR4露出的方式将抗蚀剂膜PR1图案化，在区域AR4中，n型杂质导入半导体膜24d和半导体区域VT2。然后，在区域AR4中形成接触区域CR2，所述接触区域CR2包括导入了n型杂质的半导体膜24d和半导体区域VT2。

接着，如图36所示，形成p+型半导体区域22d(图29的步骤S25)。

在该步骤S25中，以覆盖存储器形成区域MR和低耐压MISFET形成区域AR1，且使低耐压MISFET形成区域AR2露出的方式将抗蚀剂膜PR2图案化。然后，利用将图案化而成的抗蚀剂膜PR2作为掩膜的离子注入法，例如将硼(B)等p型杂质导入半导体膜24d和半导体膜24d下的SOI层14。即，在半导体膜24d中离子注入p型杂质离子IM2。

由此，在低耐压MISFET形成区域AR2中，在俯视时夹着侧壁间隔件SW4位于与栅电极GE2相反一侧的部分的半导体膜24b和SOI层14中形成p+型半导体区域22d。p+型半导体区域22d在低耐压MISFET形成区域AR2中与侧壁间隔件SW4匹配地形成。调整离子注入时的注入条件，使得p+型半导体区域22d中的p型杂质浓度例如成为5×10¹⁹～5×10²⁰cm^-3左右。

此外，在该步骤S25中，以使区域AR3露出的方式将抗蚀剂膜PR2图案化，在区域AR3中，n型杂质导入半导体膜24c和半导体区域VT1。然后，在区域AR3中形成接触区域CR1，所述接触区域CR1包括导入了p型杂质的半导体膜24c和半导体区域VT1。

之后，与实施方式1的半导体器件的制造方法同样地，进行相当于图14的步骤S16～步骤S18的工序，如图27所示，能够形成本实施方式2的半导体器件。

以上，基于实施方式具体说明了由本发明人进行的发明，但不言而喻的是，本发明不限定于所述实施方式，在不偏离其要旨的范围内能够进行各种变更。

本发明至少包括以下实施方式。

〔附记1〕

一种半导体器件的制造方法，具有：

(a)准备半导体衬底的工序，所述半导体衬底包括基体、在所述基体的主面的第一区域和所述基体的所述主面的第二区域中形成在所述基体上的绝缘层以及形成在所述绝缘层上的半导体层；

(b)在所述第一区域中，向所述半导体层导入第一导电型的第一杂质的工序；以及

(c)在所述第一区域中，在所述半导体层上形成在内部具有电荷存储部的第一栅极绝缘膜，在所述第一栅极绝缘膜上形成第一栅电极，在位于所述第一栅电极下方的部分的所述半导体层中形成第一半导体区域，在所述第二区域中，在所述半导体层上形成第二栅极绝缘膜，在所述第二栅极绝缘膜上形成第二栅电极，在位于所述第二栅电极下方的部分的所述半导体层形成第二半导体区域的工序，

由所述第一栅极绝缘膜、所述第一栅电极以及所述第一半导体区域形成非易失性存储单元，

由所述第二栅极绝缘膜、所述第二栅电极以及所述第二半导体区域形成MISFET，

所述第二半导体区域以比所述第一半导体区域中的所述第一杂质的浓度低的浓度含有所述第一杂质或不含有所述第一杂质。

〔附记2〕

在附记1记载的半导体器件的制造方法中，

所述第二半导体区域含有所述第一杂质，

所述第一半导体区域中的与所述绝缘层接触的第一部分中的所述第一杂质的浓度比所述第二半导体区域中的所述第一杂质的浓度高。

〔附记3〕

在附记1记载的半导体器件的制造方法中，

所述第一半导体区域中的与所述第一栅极绝缘膜接触的第二部分以比所述第一半导体区域中的与所述绝缘层接触的第三部分中的所述第一杂质的浓度低的浓度含有所述第一杂质，或不含有所述第一杂质。

〔附记4〕

在附记1记载的半导体器件的制造方法中，

所述第一导电型为p型，

所述第一杂质由硼构成，

所述半导体器件的制造方法还具有：

(d)在所述(a)工序之后，所述(b)工序之前，在所述第一区域中，在所述半导体层中导入由碳构成的第二杂质的工序。

〔附记5〕

在附记1记载的半导体器件的制造方法中，具有：

(e)在所述第一区域中，在俯视时相对于所述第一栅电极位于第一侧的部分的所述半导体层中形成n型的第三半导体区域的工序。

所述第一导电型为p型，

在向所述非易失性存储单元写入数据时，从所述第三半导体区域向所述电荷存储部注入电子，

在擦除存储于所述非易失性存储单元的数据时，从所述第一半导体区域向所述电荷存储部注入空穴。