一种类Fin结构III‑V族半导体场效应晶体管及其制备方法与流程

本发明涉及一种半导体器件，且具体而言，涉及一种半导体场效应晶体管的结构及其形成方法。

背景技术：

随着MOS器件特征尺寸的不断等比例缩小，集成电路集成度不断提高，传统硅材料的平面CMOS器件想要提高器件的性能是很困难的。尤其是当进入22纳米工艺技术时代后，平面器件会出现短沟道效应和漏致势垒降低(DIBL)效应，会导致器件的关态电流急剧增加和产生很大的漏电流。为了解决上述问题，出现了双栅、Fin、三栅以及环栅结构的半导体场效应晶体管，能够有效的解决短沟道效应和漏致势垒降低(DIBL)效应，增强了栅对沟道的控制。为了提高器件的性能，III-V族半导体材料比硅材料更加优越，尤其是具有较高的迁移率，但是III-V族的界面态密度很高，导致界面上散射比较严重，从而影响到沟道里的迁移率。

由于III-V族器件需要III-V族材料作为衬底片，在工业生产中会增加成本，同时III-V族材料的衬底片比硅的衬底片更容易损坏。

需要用新的方法或技术不仅降低界面态密度，而且抑制短沟道效应和漏致势垒降低(DIBL)效应，使得器件拥有较高的迁移率的同时，还能够降低成本并且延长寿命。

技术实现要素：

(一)要解决的技术问题

本发明提供了一种类Fin结构III-V族半导体场效应晶体管及其制备方法，用于降低界面态密度，抑制器件的短沟道效应和漏致势垒降低(DIBL)效应。

(二)技术方案

基于上述问题，本发明提供了一种类Fin结构III-V族半导体场效应晶体管的制备方法，包括以下步骤：

S1、在衬底上生长氧化层，并在氧化层上进行凹槽刻蚀；

S2、在S1中氧化层上生长缓冲层，所述缓冲层形成于S1的凹槽中并且其表面凸出于凹槽；

S3、在S2中缓冲层的上方和两侧依次生长掺杂层、势垒层、高迁移率沟道层、界面控制层；

S4、在晶体管的源漏区域，在S3中界面控制层的上方和两侧依次生长界面延伸层、高掺杂源漏欧姆层和源漏金属层；

S5、在晶体管栅极区域，在S3中界面控制层的上方和两侧、以及靠近源漏区域的侧面形成高K栅介质层和金属层。

上述方法中，衬底以硅、锗、砷化镓、磷化镓、氮化镓、氮化铝、磷化铟或碳化硅为材料。

上述方法中，氧化层为材料氧化硅、三氧化二铝、氧化铪或氧化锌。

上述方法中，缓冲层在凹槽内和凹槽外凸出部分的形状可为正方体、梯形体或圆柱体。

上述方法中，缓冲层由III-V族材料组成，而且缓冲层的禁带宽度大于高迁移率沟道层的禁带宽度。上述方法中，掺杂层生长在缓冲层上，掺杂层为N型或P型掺杂，势垒层的禁带宽度要大于高迁移率沟道层的禁带宽度。

上述方法中，高迁移率沟道层的材料为砷化镓、砷化铟、磷化铟、锑化铟或锑化镓的，或者它们组成的化合物或者所述各种化合物形成的多元合金。

上述方法中，界面控制层的禁带宽度应大于高迁移率沟道的禁带宽度，且二者材料应晶格匹配。

上述方法中，源和漏区域上的界面延伸层是高掺杂源漏欧姆层和界面控制层的过渡。

上述方法中，高掺杂源漏欧姆层采用高掺杂的III-V族半导体材料。

上述方法中，高K栅介质层所用材料的介电常数大于硅的介电常数，高K栅介质材料为氧化铝、氧化铪、氧化钛、氧化锆或氧化钇或者它们的任意组合。

上述方法中，源漏金属层选择低电阻的金属作为源漏电极，栅金属层由功函数金属层和低电阻金属层组成。

(三)有益效果

本发明具有以下有益效果：

1、本发明可以在硅衬底上形成器件从而降低材料成本；

2、本发明利用界面控制层技术钝化器件的界面，降低界面态密度，减小沟道中载流子散射，提高沟道的迁移率；

3、本发明采用类Fin结构，能够有效抑制器件的短沟道效应和DIBL效应，界面控制层(介电常数比二氧化硅高)与高k介质相结合降低有效氧化层厚度，增强栅极对沟道的控制力，从而提高了器件的开关速度；源和漏区域之间凹槽的两边墙壁有高k介质层，栅压下能够在源漏区域聚集电子，降低源漏区域的寄生电阻，提高器件的驱动电流。

附图说明

图1是本发明提供的一种类Fin结构III-V族半导体场效应晶体管的结构示意图；

图2是一种类Fin结构III-V族半导体场效应晶体管在X轴方向的截面图；

图3是一种类Fin结构III-V族半导体场效应晶体管在Z轴方向的截面图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本发明提供的类Fin结构III-V族半导体场效应晶体管，利用原子层沉积(ALD)技术实现栅介质和栅金属的沉积，从而实现类Fin的栅结构，可以提高III-V族半导体场效应晶体管的电流驱动能力和栅控能力。

参照图1及图2，以下具体介绍本发明的类Fin结构III-V族半导体场效应晶体管的一个实施例的制备方法：

S1、在衬底101上生长氧化层102，并在氧化层102上进行凹槽刻蚀；

S2、在氧化层102上生长缓冲层103，缓冲层103形成于S1的凹槽中并且其表面凸出于凹槽，且缓冲层103在凹槽内和凹槽外凸出部分的形状均为正方体；

S3、在缓冲层103的上方和两侧依次生长掺杂层104、势垒层105、高迁移率沟道层106、界面控制层107。其中，高迁移率沟道层106的禁带宽度小于势垒层105和缓冲层103的禁带宽度；

S4、在晶体管的源漏区域，在界面控制层107的上方和两侧依次生长界面延伸层108、高掺杂源漏欧姆层109和源漏金属层111，其中，界面控制层106的禁带宽度大于高迁移率沟道106，且界面控制层107和高迁移率沟道106的材料应晶格匹配。界面延伸层108是高掺杂源漏欧姆层109和界面控制层107的过渡，高掺杂源漏欧姆层109采用高掺杂的III-V族半导体材料。源漏金属层111选择低电阻的金属作为源漏电极；

S5、在所述晶体管栅极区域，在所述界面控制层107的上方和两侧、以及靠近源漏区域的侧面形成高K栅介质层110和金属层112，其中高K栅介质层110材料的介电常数大于硅的介电常数，栅金属层112由功函数金属层和低电阻金属层组成。

上述实施例中衬底101材料可为为硅、锗、砷化镓、磷化镓、氮化镓、氮化铝、磷化铟或碳化硅；氧化层102的材料可为氧化硅、三氧化二铝、氧化铪或氧化锌；掺杂层104可为N型或P型掺杂；高迁移率沟道层106选择III-V族半导体材料砷化镓、砷化铟、磷化铟、锑化铟或锑化镓，或者它们组成的化合物或者所述各种化合物形成的多元合金；高K栅介质层110的材料为氧化铝、氧化铪、氧化钛、氧化锆或氧化钇以及它们的任意组合；另缓冲层103用于匹配衬底101与势垒层105之间的晶格，使失配应力降到最低。

上述实施例中，缓冲层103在凹槽内和凹槽外凸出部分的形状还可为梯形体或圆柱体。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。