用于III‑V半导体器件的水和离子阻挡层的制作方法

本申请涉及iii-v半导体器件，具体地涉及用于iii-v半导体器件的水和离子阻挡层。

背景技术：

基于gan的半导体由于突出的材料特性提供了相比于基于硅的半导体更优异的性能品质因数。另外，基于gan的半导体还非常鲁棒地抵抗氧化和其他化学物质。然而，如果高电场被施加于潮湿环境内的gan器件，则这一鲁棒方面不再有效。高电场和潮湿的结合导致gan或algan表面层的严重氧化，并且因此导致器件的损坏。alxga1-xn表面层与水之间的氧化还原反应由下式给出：

（1）。

在电化学电池中，栅极金属用作将电子提供给界面处的水的阴极。对于水的相应的还原反应由下式给出：

（2）。

电子对总的栅极电流做出贡献。另一方面，alxga1-xn表面层用作阳极并且在存在空穴和氢氧根离子（oh^-）时分解并且随后阳极氧化，如由以下反应给出的：

（3）

以及

（4）。

总而言之，对于要发生的腐蚀过程，必要的是：（1）在高关断状态漏极偏置条件期间空穴在顶部iii族氮化物表面层处是可用的；以及（2）来自环境的水离子扩散/渗透通过最上方的钝化层并且到达iii族氮化物表面层。在高施加场下，空穴可以通过撞击离子化或通过带间隧穿（陷阱辅助）而生成。

传统的ganhemt（高电子迁移率晶体管）器件结构具有在最上方的功率金属层的顶部上的钝化层。钝化层通常包括覆盖最上方的功率金属层的厚氧化物层（在1000nm的范围内），紧接着是在厚氧化物层上的致密氮化物层（厚度在800nm的范围内）。为了与si工艺兼容，将器件的金属层分开的层间电介质由氧化物构成并且gan器件的表面钝化通常为具有数百纳米厚度的薄氮化硅层。氮化硅表面钝化层通常具有低的氮化物密度并且因此是抵抗离子无效的阻挡层。即使在氮化物致密的表面钝化层的情况下，标准的100nm厚的氮化硅层也可能太薄而无法在所需的器件寿命期间阻挡离子。在没有损害顶部钝化层的情况下，这一传统的ganhemt器件结构概念可以经得住温度、湿度和偏置（thb）测试，所述温度、湿度和偏置（thb）测试常常是将产品投放到市场的所需测试。

由于横向器件结构以及gan的能力，ganhemt常常用作其中大量电流流经器件的功率金属化的功率器件。因为这一大电流，功率金属化厚度在数微米的范围内以满足电迁移要求。诸如al、alcu、alsicu和au的金属常常用作ganhemt的功率金属化以与sicmos技术兼容。在横向器件概念中由于树枝状晶体形成，铜功率金属化不是选项。al、alcu、alsicu和au的缺陷是材料的软度。由于因不同材料系统的温度系数的热失配引起的封装诱发的热机械应力，金属线易于在温度循环之后移动或变形（所谓的棘轮效应）。

结果，功率金属线的移动/变形诱发顶部钝化层中的裂纹。这些裂纹将容易向下延伸到将不同金属层分开的层间电介质。如果使用相对厚的顶部钝化层，例如>800nm，则钝化裂纹长度至少大约为钝化层厚度。钝化裂纹的能量是钝化厚度的函数。由此，对于标准的厚顶部钝化层，钝化裂纹容易地传播到层间电介质中并且甚至向下直到gan表面层。这一效应是造成常常在传统gan器件中观察到的不足thb寿命的原因。

如以上详细描述的，gan器件的损坏需要水离子和高电场。在功率器件中无法避免高电场，由此需要新颖的阻挡层概念，所述阻挡层概念阻碍水和相应的水离子（例如，oh^-和h3o⁺）以及诸如钠离子和钾离子的其他离子到达gan或algan表面层。即使离子仅仅扩散到层间电介质中而未到达半导体表面，离子仍然在由离子穿透的每个层间电介质中实现电场分布。这是所有iii-v器件（包括gan器件）所关注的，特别是如果离子到达最下方的层间电介质（在此处间隔是最关键的）并且因此可能导致器件损坏。例如，在水和高电场的情况下，器件损坏由于腐蚀而发生。在钠离子的情况下，损坏由于产生高局部电场的电场再分布而发生，所述高局部电场可以导致局部电介质击穿/器件击穿。由此，有效的水和离子阻挡层解决方案是期望的。

技术实现要素：

一种半导体器件包括：iii-v半导体本体；形成在所述iii-v半导体本体中的器件；在所述iii-v半导体本体上方的一个或多个金属层；与每个金属层相邻的层间电介质；将每个金属层电连接至形成在所述iii-v半导体本体中的所述器件的多个通路；以及设置在最上方的金属层下方且在最下方的层间电介质中或上方的阻挡层。所述阻挡层配置为防止水、水离子、钠离子和钾离子扩散到在所述阻挡层正下方的所述层间电介质或所述层间电介质的部分中。

根据一种制造半导体器件的方法的实施例，所述方法包括：在iii-v半导体本体中形成器件；在所述iii-v半导体本体上方形成一个或多个金属层；形成与每个金属层相邻的层间电介质；形成将每个金属层电连接至形成在所述iii-v半导体本体中的所述器件的多个通路；以及在最上方的金属层下方且在最下方的层间电介质中或上方形成阻挡层，所述阻挡层配置为防止水、水离子、钠离子和钾离子扩散到在所述阻挡层正下方的所述层间电介质或所述层间电介质的部分中。

在阅读以下详细说明时以及在查看附图时，本领域技术人员将认识到附加特征和优点。

附图说明

附图中的元件并不必然相对于彼此成比例。类似参考标记指代相应的相似部件。各个所图示实施例的特征可以组合，除非它们彼此排斥。实施例在附图中描绘并且在以下说明中详细描述。

图1至11图示根据不同实施例的具有水和离子阻挡层的iii-v半导体器件的相应局部截面图。

具体实施方式

所提供的iii-v半导体器件具有由层间电介质彼此分开的金属层以及设置在最上方的金属层下方且在最下方的层间电介质中或上方的阻挡层。如在本文中使用的术语“层间电介质”指的是用于将布置在不同布线层级（多层级金属化）中的紧密间隔的互连线电分开的电介质材料。阻挡层配置为，即布置为或制备为防止水、水离子（例如，oh^-和h3o⁺）、钠离子和钾离子在所要求或所规定的器件寿命期间扩散到在阻挡层正下方的层间电介质或层间电介质的部分中。阻挡层可以介入于同一层间电介质的两层之间，或设置在层间电介质之一上，即，接触该层间电介质的顶表面并且由该层间电介质的顶表面支撑。

在一些情况下，钝化层可以提供在最上方的金属层上，所述最上方的金属层常常为功率金属层并且因此为最厚的金属层。在相对厚的顶部钝化层（例如>800nm厚）的情况下，导电衬里可以介入于最上方的金属层的每个金属线与在最上方的金属层正下方的层间电介质之间，并且可以向外延伸超过该导电衬里上方的金属线的相对侧面。每个导电衬里的延伸区域防止相对厚的顶部钝化层中的裂纹向下传播到下面的层间电介质和阻挡层中。在相对薄的顶部钝化层（例如<800nm厚）的情况下，可以省略可选的导电衬里延伸。可以提供多于一个阻挡层。在两个或多个阻挡层的情况下，离子阻挡层可以包括相同或不同的材料。在本文中描述的实施例可以可互换地实施，除非技术上或明显相抵触。

图1图示iii-v半导体器件的一个实施例的局部截面图。半导体器件包括iii-v半导体本体100以及形成在iii-v半导体本体100中的器件。在iii族氮化物器件的情况下，半导体本体100可以包括形成异质结构的iii族氮化物缓冲层102以及iii族氮化物阻挡层104。在晶体管器件形成在iii-v半导体本体100中的情况下，半导体本体100还包括彼此间隔分开的源极106和漏极108。iii族氮化物阻挡层104具有与iii族氮化物缓冲层102不同的带隙，使得两维的电荷载流子气沟道110沿着iii族氮化物缓冲层102与iii族氮化物阻挡层104之间的界面产生。

两维的电荷载流子气沟道110电连接源极106和漏极108。如在本文中使用的术语‘源极’和‘漏极’指的是器件的相应掺杂区域，或者如果提供非掺杂区域，则指的是相应的电极（如所示的）。例如，典型的hemt具有基于不需要任何附加掺杂的金属合金的源极和漏极欧姆接触。还存在如下选项：对于iii族氮化物器件，例如用si掺杂源极和漏极区域，以在欧姆接触下方具有n+区域并且因此降低高电压晶体管或低电压晶体管的总体接触电阻。

继续晶体管器件示例，提供用于控制两维电荷载流子气沟道110的标准栅极112。栅极112可以为与异质结构本体100直接接触的平面（如所示的）或沟槽栅极，或者由氮化硅表面钝化层114与异质结构本体100电绝缘，该氮化硅表面钝化层114通常为不同厚度并且甚至是与栅极电介质不同的材料系统。可以提供附加的绝缘器件隔离区域116。

氮化硅表面钝化层114接触iii-v半导体本体100的顶表面并且由iii-v半导体本体100的顶表面支撑，并且最下方的层间电介质118接触表面钝化层114的顶表面并且由表面钝化层114的顶表面支撑。氮化硅表面钝化层114可以具有富si成分，并且因此相比于硅，具有相对低的氮化物密度，并且因此是易漏的并且是一种无效抵抗水、水离子、钠离子和钾离子扩散到下面的iii-v半导体本体100中的阻挡层。即使表面钝化层114是氮化物致密的，大约100nm的标准钝化厚度对于表面钝化层114而言也太薄而无法成为用于整个器件寿命的有效的水和离子阻挡层。

栅极112控制两维电荷载流子气沟道110的传导或非传导状态。晶体管器件可以为常导通或常关断的。常关断hemt的沟道110在缺少施加于栅极112的电压的情况下中断，而对于常导通器件而言在存在合适栅极电压的情况下中断。例如在常关断pgan器件的情况下，栅极112可以安置在设置于iii族氮化物阻挡层104的顶部上的p掺杂的gan层（未示出）的顶部上。这一附加的pgan层可以被图案化，使得这一附加的pgan层仅仅安置在栅极112下方。一般地，在本文中描述的实施例可以应用于常导通和常关断晶体管器件两者以及应用于诸如功率二极管的其他类型的有源器件。

iii-v半导体器件还可以包括设置在源极106与漏极108之间的场板120。场板120可以由半导体材料或金属制成并且可以经由接触而电连接至源极106，或电连接至栅极112，并且配置为最小化栅极边缘处的电场。图1中示出的场板配置仅为示例。可以使用任何期望的场板配置。例如，场板120可以具有不同形状，可以提供多于一个场板，所述多于一个场板可以连接至源极106或栅极112等。

在一个实施例中，iii-v半导体器件为基于gan的hemt。具体而言，关于gan技术，基于gan的异质结构本体中的由于自发和压电极化造成的极化电荷和应变效应的存在产生在异质结构本体100中的特征在于非常高的载流子密度和载流子迁移率的两维电荷载流子气110。这一两维电荷载流子气110，诸如2deg（两维电子气）或2dhg（两维空穴气），在iii族氮化物阻挡层104（例如诸如algan、inalgan、inaln等的gan合金阻挡层）与iii族氮化物缓冲层102（例如gan缓冲层）之间的界面附近形成器件的传导沟道。薄的（例如1-2nm）aln层可以提供在gan缓冲层102与gan合金阻挡层104之间以最小化合金散射并且增强2deg迁移率。

在广义上，在本文中描述的iii-v半导体器件可以由任何二元、三元或四元iii族氮化物化合物半导体材料形成，其中压电效应或异质结对器件概念负责。缓冲层102可以制造于诸如si、sic或蓝宝石衬底的半导体衬底112上，在所述半导体衬底112上可以形成诸如aln层的成核（种子）层124用于提供与缓冲层102的热和晶格匹配。iii-v半导体器件也可能具有alinn/aln/gan的阻挡层/间隔物/缓冲层的层结构。一般地，iii-v半导体器件可以使用任何合适的iii-v技术诸如gaas、gan等来实现。

iii-v半导体器件还包括在iii-v半导体本体100上方的多个层间电介质118、126以及由层间电介质118、126彼此分开的多个金属层128、130。在图1中为了容易说明，示出两个金属层128、130以及两个层间电介质118、126。一般地，iii-v半导体器件可以具有一个或多个金属层以及相应数量的层间电介质。通路132延伸通过层间电介质118、126并且将金属层128、130电连接至形成在iii-v半导体本体100中的器件。例如在图1中，通路132延伸通过层间电介质118、126并且将金属层128、130电连接至形成在iii-v半导体本体100中的晶体管器件的源极106、漏极108和栅极112（栅极连接在图1中不可见）。

iii-v半导体器件还包括设置在最上方的金属层130例如功率金属层下方且在最下方的层间电介质118中或上方的阻挡层134。阻挡层130在最上方的金属层130的金属线136之下延伸。阻挡层134配置为防止水离子、钠离子和钾离子在所要求或所规定的器件寿命期间扩散到在阻挡层134正下方的层间电介质126或层间电介质126的部分中。这样，在阻挡层134正下方的每个层间电介质118、126或每个层间电介质118、126的部分中的电场分布不受离子影响。在例如先前在本文中描述的种类的iii族氮化物材料系统的情况下，阻挡层134还通过阻挡水和水离子来防止半导体本体100的基于氮化物的表面层104的氧化。氮氧化硅和氮化硅是抵抗水、水离子、钠离子和钾离子的有效阻挡层，并且与标准硅处理技术兼容。还可以使用其他类型的水/离子阻挡层材料。阻挡层134可以包括例如氮氧化硅或氮化硅的相同材料的单层或者例如由氮化硅包住的氮氧化硅的不同材料的多个层。

根据图1中示出的实施例，阻挡层134包括氮氧化硅或氮化硅并且层间电介质118、126包括氧化物。在氮氧化硅的情况下，氮氧化硅通常处于拉伸应力下，而氧化物处于压缩应力下。阻挡层134可以介入于最上方的层间电介质126的第一氧化物层138与第二氧化物层140之间，使得氧化物层138、140的压缩应力至少部分地抵消拉伸的氮氧化硅，从而保护阻挡层134以免破裂。图1中示出的阻挡层134可以由三步骤沉积工艺形成。三步骤沉积工艺包括在最上方的金属层130正下方的金属层128上沉积最上方的层间电介质126的第一氧化物层138，在第一氧化物层138上沉积氮氧化硅或氮化硅以及在氮氧化硅/氮化硅上沉积最上方的层间电介质126的第二氧化物层140。

由例如氧化物和致密氮化物制成的相对薄的钝化层142可以形成在最上方的金属层130上，钝化层142具有800nm或更少的厚度。酰亚胺144可以形成在薄钝化层142上以完成iii-v半导体器件。如果在顶部钝化层142中出现裂纹，则由于钝化层142被制成得尽可能薄，例如800nm或更少的厚度，所以裂纹的能量将是相对低的。由此，顶部钝化层142中的裂纹不会将下面的阻挡层134损坏到阻挡层134不再防止水离子、钠离子和钾离子在所要求或所规定的器件寿命期间扩散到最上方的层间电介质126的第一氧化物层138中的程度。

图2图示具有设置在最上方的金属层130下方且在最下方的层间电介质118中或上方的水/离子阻挡层134的iii-v半导体器件的另一实施例的截面图。图2中示出的实施例类似于图1中示出的实施例。然而，不同之处在于，阻挡层134接触最上方的层间电介质126的顶表面并且由该顶表面支撑，并且包括氮化硅。不同于通常处于拉伸应力下并且因此易于破裂的氮氧化硅，氮化硅处于压缩应力下。由此，阻挡层134不需要介入于层间电介质118、126之一的两个氧化物层之间。作为替代，根据这一实施例，基于氮化硅的阻挡层134在最上方的层间电介质126上。而且，相比于硅，氮化物的密度被制成得足够高，使得阻挡层134不易漏并且因此防止水离子、钠离子和钾离子在所要求或所规定的器件寿命期间扩散到在阻挡层134正下方的层间电介质126中。

在一个实施例中，通过经由化学气相沉积在层间电介质118、126之一上或者在层间电介质118、126之一的氧化物层上沉积硅烷-氨混合物，形成由氮化硅制成的阻挡层134。在化学气相沉积期间控制硅烷和氨的流率，使得由化学气相沉积形成的氮化硅层具有足以防止水、水离子、钠离子和钾离子在所要求或所规定的器件寿命期间扩散到在阻挡层134正下方的层间电介质118、126或层间电介质118、126的部分中的氮化物浓度。由氮化硅制成的阻挡层134可以具有比iii-v半导体本体100上的表面钝化层114更高的氮化物浓度，表面钝化层114可能在一些情况下是低质量的（即，易漏的）并且因此作为水/离子阻挡层是无效的。

图3图示具有设置在最上方的金属层130下方且在最下方的层间电介质118中或上方的水/离子阻挡层134的iii-v半导体器件的又一实施例的截面图。图3中示出的实施例类似于图1中示出的实施例。然而，不同之处在于，阻挡层134介入于最下方的层间电介质118的第一氧化物层146与第二氧化物层148之间。在氮氧化硅或氮化硅阻挡层134的情况下，最下方的层间电介质118和阻挡层134可以由先前在本文中描述的三步骤沉积工艺形成。在这一实施例中的阻挡层134仍然防止阻挡层134下方的最下方的层间电介质118的部分中的电场分布受离子影响。在iii族氮化物材料系统的情况下，阻挡层134也仍然通过阻挡水离子来防止半导体本体100的基于氮化物的表面层104的氧化。

图4图示具有设置在最上方的金属层130下方且在最下方的层间电介质118中或上方的水/离子阻挡层134的iii-v半导体器件的再一实施例的截面图。图4中示出的实施例类似于图2中示出的实施例。然而，不同之处在于，阻挡层134接触最下方的层间电介质118的顶表面并且由该顶表面支撑。阻挡层134可以包括氮化硅或者拉伸或压缩的氮氧化硅。在拉伸的氮氧化硅的情况下，阻挡层134介入于两个不同的层间电介质118和126之间以提供应力释放，而不是如图3所示的那样在相同层间电介质的两个层之间。

图5图示组合图1和3中示出的阻挡层特征的实施例的截面图。即，iii-v半导体器件具有介入于最上方的层间电介质126的第一和第二氧化物层138、140之间的由氮氧化硅制成的第一水/离子阻挡层134’以及介入于最下方的层间电介质118的第一和第二氧化物层146、148之间的由氮氧化硅制成的第二水/离子阻挡层134’’。每个阻挡层134’、134’’可以包括如先前在本文中描述的例如氮氧化硅或氮化硅的相同材料的单层或者例如由氮化硅包住的氮氧化硅的不同材料的多个层。例如，每个层间电介质118、126和相应的阻挡层134’、134’’可以由先前在本文中描述的三步骤沉积工艺形成。

根据图5中示出的实施例，多于一个阻挡层134’、134’’提供在最上方的金属层130与半导体钝化层114之间，以防阻挡层中的一个（或多个）损坏。例如，如果上阻挡层134’由来自顶部钝化层142的裂纹传播损坏并且裂纹未到达下阻挡层134’’，则下阻挡层134’’仍然防止最下方的层间电介质118的下氧化物层146中的电场分布受离子影响并且在iii族氮化物材料系统的情况下也通过阻挡水离子来防止半导体本体100的基于氮化物的表面层104的氧化。

图6图示组合图2和4中示出的阻挡层特征的实施例的截面图。即，iii-v半导体器件具有设置在最上方的层间电介质126上的由氮化硅或压缩的氮氧化硅制成的第一水/离子阻挡层134’以及设置在最下方的层间电介质118上的由氮化硅或拉伸或压缩的氮氧化硅制成的第二水/离子阻挡层134’’。与图5中示出的实施例相同，多于一个阻挡层134’、134’’提供在最上方的金属层130与半导体钝化层114之间，以防阻挡层中的一个（或多个）损坏。

图7图示具有设置在最上方的金属层130下方且在半导体钝化层114上方的多于一个水/离子阻挡层134’、134’’的iii-v半导体器件的另一实施例的截面图。不同于图5和6中示出的实施例，阻挡层134’、134’’包括不同材料。例如，上阻挡层134’可以由氮化硅制成并且设置在最上方的层间电介质126上，而下阻挡层134’’可以由拉伸的氮氧化硅制成并且介入于最下方的层间电介质118的第一和第二氧化物层146、148之间。替选地，上阻挡层134’可以包括氮氧化硅并且例如如图1所示的那样介入于最上方的层间电介质126的第一和第二氧化物层138、140之间，而下阻挡层134’’可以包括氮化硅或者压缩的氮氧化硅并且例如如图4所示的那样设置在最下方的层间电介质118的顶表面上。

到目前为止，已经描述了其中iii-v半导体器件具有两个金属层128、130和两个层间电介质118、126的实施例。这仅仅为了容易解释。金属层的数量以及因此层间电介质的数量取决于若干因素，包括iii-v半导体器件的设计和器件的类型、用于制造该器件的iii-v半导体技术等。一般地，iii-v半导体器件可以具有一个或多个金属层以及相应数量的层间电介质。

图8图示具有单个金属层128和单个层间电介质118的iii-v半导体器件的实施例的截面图。包括功率金属线的全部金属布线提供在相同的金属层128中。根据这一实施例，水/离子阻挡层134包括氮化硅或拉伸的氮氧化硅并且介入于唯一层间电介质118的第一氧化物层146与第二氧化物层148之间。层间电介质118将单个金属层128与下面的半导体本体100分开。单个层间电介质118和阻挡层134可以通过先前在本文中描述的三步骤沉积工艺形成。

图9图示具有单个金属层128和单个层间电介质118的iii-v半导体器件的另一实施例的截面图。图8中示出的实施例类似于图9中示出的实施例。然而，不同之处在于，水/离子阻挡层134包括氮化硅或者压缩的氮氧化硅并且接触单个层间电介质118的顶表面并且由该表面支撑。

先前在本文中描述的水/离子阻挡层可以应用于包括在iii-v半导体器件中的（一个或多个）层间电介质中的任何层间电介质，而不是仅仅应用于最上方和/或最下方的层间电介质。

接下来描述其中使用相对厚的顶部钝化层（例如厚于大约800nm）的实施例。在这样的厚顶部钝化层的情况下，裂纹能量较高，并且因此描述了用于减轻裂纹传播的增大风险的附加防护措施。这些附加防护措施可以应用于先前在本文中描述的任何实施例。

图10图示具有在最上方的金属层130上厚度>800nm的顶部钝化层142以及设置在最上方的金属层130下方且在半导体钝化层140上方的水/离子阻挡层134的iii-v半导体器件的实施例的截面图。以夸大的方式，图10示出最上方的金属层130中的变形/移动，该变形/移动可以在温度循环之后由于封装诱发的热机械应力而出现，其中该封装诱发的热机械应力因在iii-v半导体器件中使用的不同材料系统的温度系数的热失配引起。对于由相对软的金属，即具有低屈服强度的金属，诸如al、alcu、alsicu和au制成的相对厚的金属线136（例如，1000nm或更厚）而言，变形/移动特别显著。顶部钝化层142中的裂纹由图10中的闪电箭头以图形方式图示。裂纹易于出现在顶部钝化层142的、接触最上方的金属层130的金属线136的区域中。最上方的金属层130的金属线136之间的顶部钝化层142的区域150不易于破裂。

根据图10中示出的实施例，由例如氮化钛制成的导电衬里152沉积在阻挡层134中以及在最上方的层间电介质126中形成的开口中。通路132随后形成在开口中的衬里152上。如果阻挡层134设置在最上方的层间电介质126中或下方，则衬里152横向地延伸到阻挡层134上或延伸到最上方的层间电介质126上。在每种情况下，每个导电衬里152向外延伸超过该导电衬里152上方的相应金属线136的相对侧面154。即，每个导电衬里152在位于最上方的金属层130的相邻金属线136之间的顶部钝化层142的区域150之下延伸，所述区域150没有裂纹。导电衬里152由诸如氮化钛的材料或者不易于断裂或破裂的其他合适材料制成。由此，通过在位于最上方的金属层130的相邻金属线136之间的顶部钝化层142的区域150之下延伸每个导电衬里152，衬里152通过防止相对厚的顶部钝化层142中的裂纹传播到下面的层间电介质126、118以及（一个或多个）阻挡层134中而用作裂纹停止部。

图11图示其中导电衬里152在位于最上方的金属层130的相邻金属线136之间的顶部钝化层142的区域150之下延伸的另一实施例。图11中示出的实施例类似于图10中示出的实施例。另外，附加的水/离子阻挡层134’’设置在最上方的金属层130下方且在除了先前在本文中描述的其他阻挡层134’以外的不同层间电介质118中或上。附加的阻挡层134’’配置为防止水、水离子、钠离子和钾离子在所要求或所规定的器件寿命期间扩散到在附加的阻挡层134’’正下方的层间电介质或层间电介质118的部分中。导电衬里156介入于在附加的阻挡层134’’正上方的金属层128的金属线158与在该金属层128正下方的层间电介质118之间。这些下导电衬里156中的每一个向外延伸超过该衬里156上方的金属线158的相对侧面160，以防止最上方的层间电介质126中的裂纹传播到下面的层间电介质118和附加的阻挡层134’’。如果下金属层128中的金属线158相对厚（例如大约1000nm）并且由诸如al、alcu、alsicu和au的相对软的金属制成，则可能发生该层128中的变形/移动。最上方的层间电介质126中的裂纹很可能出现在最上方的层间电介质126接触下金属层128的金属线158的区域中。相邻金属线158之间的最上方的层间电介质126的区域不易于破裂。用于防止裂纹传播的上和下衬里152、156的横向延伸在图11中分别标记为lexta和lextb。

为了容易描述，使用诸如“在…之下”、“在…下方”、“下”“在…之上”、“上”等的空间相对术语来解释一个元件相对于第二元件的定位。这些术语旨在涵盖除了与附图中描绘的那些不同的取向以外的器件的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、区段等并且也并非旨在限制。贯穿说明书，类似术语指代类似元件。

如在本文中使用的，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其表示所声明的元件或特征的存在，但并不排除附加的元件或特征。冠词“一”、“一个”和“所述”旨在包括复数以及单数，除非上下文明确另外指示。

在考虑变形和应用的以上范围的情况下，应理解，本发明不受前面描述限制，也不受附图限制。作为替代，本发明仅由所附权利要求及其合法等同物限制。