本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。
背景技术：
嵌入式锗硅工艺(embeddedsige，esige)是一种用来提高pmos性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加pmos的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是在pmos源/漏区形成凹槽，然后在源/漏区凹槽内部外延生长sige层，利用sige晶格常数与si的不匹配来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力(uniaxialstress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。
在现有的嵌入式锗硅工艺中，通常在pmos的源/漏区形成∑形凹槽以用于在其中选择性外延生长嵌入式锗硅，∑形凹槽可以有效缩短器件沟道的长度，增强sige对沟道应力的影响，并满足器件尺寸按比例缩小的要求。然而，嵌入式锗硅工艺也存在着一些挑战。例如，由于受到浅沟槽隔离结构的阻碍，在窄宽度区域将不能形成完整的∑形sige层，严重影响si盖帽层的生长，从而导致接触孔穿通现象的产生，降低pmos器件性能。
因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。
技术实现要素：
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有第一栅极结构及第二栅极结构，所述第一栅极结构完全位于有源区上，所述第二栅极结构部分位于隔离结构上；
形成覆盖所述半导体衬底、第一栅极结构及第二栅极结构的覆盖层；
在所述第二栅极结构上方的覆盖层上形成掩膜层，并对未被所述掩膜层遮蔽的覆盖层执行回刻蚀；
执行刻蚀，以在所述第一栅极结构两侧的半导体衬底中形成凹槽；
在所述凹槽中生长sige层。
示例性地，所述凹槽的形状为σ形。
示例性地，所述覆盖层为sin层。
示例性地，所述掩膜层至少覆盖所述覆盖层位于隔离结构上的部分。
示例性地，形成于所述第二栅极结构的侧壁上的覆盖层的底部覆盖至有源区。
示例性地，所述覆盖层覆盖至有源区的尺寸为1～8nm。
示例性地，所述掩膜层至少覆盖所述第二栅极结构的侧壁上的覆盖层。
示例性地，沉积所述覆盖层之前还包括在第一栅极结构及第二栅极结构上形成间隙壁的步骤。
示例性地，沉积所述覆盖层之前还包括在第一栅极结构及第二栅极结构上形成偏移侧壁的步骤。
本发明还提供一种采用上述方法制备的半导体器件。
与现有工艺相比，本发明提出半导体器件的制造方法，可形成完整的σ形sige层。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中一种半导体器件的示意性剖面图；
图2为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图；
图3a-图3f为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在现有的嵌入式锗硅工艺中，通常在pmos的源/漏区形成∑形凹槽以用于在其中选择性外延生长sige层，∑形凹槽可以有效缩短器件沟道的长度，增强sige对沟道应力的影响，并满足器件尺寸按比例缩小的要求。如图1所示，现有技术中采用嵌入式锗硅工艺的pmos器件包括：半导体衬底101、浅沟槽隔离结构102、sige层103、以及栅极结构104，其中，在窄宽度区域，由于受到浅沟槽隔离结构102的阻碍，将不能形成完整的∑形sige层，严重影响si盖帽层的生长，从而导致接触孔穿通现象的产生，降低pmos器件性能。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底上形成有第一栅极结构及第二栅极结构，所述第一栅极结构完全位于有源区上，所述第二栅极结构部分位于隔离结构上；
形成覆盖所述半导体衬底、第一栅极结构及第二栅极结构的覆盖层；
在所述第二栅极结构上方的覆盖层上形成掩膜层，并对未被所述掩膜层遮蔽的覆盖层执行回刻蚀；
执行刻蚀，以在所述第一栅极结构两侧的半导体衬底中形成凹槽；
在所述凹槽中生长sige层。
所述凹槽的形状为σ形。
所述覆盖层为sin层。
所述掩膜层至少覆盖所述覆盖层位于隔离结构上的部分。
形成于所述第二栅极结构的侧壁上的覆盖层的底部覆盖至有源区。所述覆盖层覆盖至有源区的尺寸为1～8nm。所述掩膜层至少覆盖所述第二栅极结构的侧壁上的覆盖层。
沉积所述覆盖层之前还包括在第一栅极结构及第二栅极结构上形成间隙壁的步骤。沉积所述覆盖层之前还包括在第一栅极结构及第二栅极结构上形成偏移侧壁的步骤。
与现有工艺相比，本发明提出半导体器件的制造方法，可形成完整的σ形sige层。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图2以及图3a～图3f对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤201，如图3a所示，提供半导体衬底301，所述半导体衬底301上形成有第一栅极结构303a及第二栅极结构303b，所述第二栅极结构303b部分位于隔离结构302上。半导体衬底301的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底301的构成材料选用单晶硅。对于pmos而言，所述半导体衬底301中还可以形成有n阱(图中未示出)，并且在形成栅极结构之前，可以对整个n阱进行一次小剂量硼注入，用于调整pmos的阈值电压vth。
在半导体衬底301中形成有隔离结构302，作为示例，隔离结构302为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。本实施例中，所述隔离结构302为浅沟槽隔离结构。半导体衬底301中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底301上形成有第一栅极结构303a、第二栅极结构303b，其中，所述第一栅极结构303a完全位于有源区上，第二栅极结构303b部分位于隔离结构302上。作为示例，第一栅极结构303a、第二栅极结构303b包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层，例如二氧化硅(sio2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(w)、镍(ni)或钛(ti)；导电性金属氮化物层包括氮化钛(tin)层；导电性金属氧化物层包括氧化铱(iro2)层；金属硅化物层包括硅化钛(tisi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，例如化学气相沉积法(cvd)，包括低温化学气相沉积(ltcvd)、低压化学气相沉积(lpcvd)、快热化学气相沉积(rtcvd)、等离子体增强化学气相沉积(pecvd)等。
可选地，还可在第一栅极结构303a、第二栅极结构303b的侧壁上形成偏移侧壁(offsetspacer)。具体地，所述偏移侧壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。偏移侧壁的作用在于提高晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。作为本实施例的一种实施方式，所述偏移侧壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底及栅极结构上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧壁。也可以在伪栅极结构的顶面和侧壁上均形成侧壁材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧壁材料层去除，形成仅仅位于侧壁上的偏移侧壁。
示例性地，本实施例中还包括在栅极结构任一侧的衬底中形成轻掺杂源极/漏极(ldd)。所述形成ldd的方法可以是离子注入工艺或扩散工艺。所述ldd离子注入的离子类型根据将要形成的半导体器件的电性决定，在本发明中所述器件为pmos器件，则其注入离子可以为任意的p型掺杂离子，包括但不限于硼(b)离子、铟(in)离子。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成，注入的能量以及剂量可以根据实际需要继续选择，在此不再赘述。
接着，还可在衬底和上述步骤所形成的偏移侧壁上形成间隙壁(mainspacer)，间隙壁材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，间隙壁材料由为氧化硅、氮化硅共同组成。可以在衬底上沉积氧化硅层以及氮化硅层，然后采用蚀刻方法形成间隙壁，所述间隙壁可以具有10-30nm的厚度。然后，用离子注入工艺或扩散工艺重掺杂源极和漏极(s/d)形成于栅极间隙壁任一侧的衬底中。还可以包括退火步骤、形成袋形注入区、nisi沉积等步骤。
接下来，执行步骤202，如图3b所示，形成覆盖所述半导体衬底301、第一栅极结构303a及第二栅极结构303b的覆盖层304。所述覆盖层304可在栅极结构、偏移侧壁或间隙壁之后形成。需要注意的是，形成于第二栅极结构303b侧壁上的覆盖层304的底部需完整地覆盖隔离结构302，并覆盖至有源区，以便使后续刻蚀形成的凹槽不受隔离结构303的阻碍，从而形成完整的σ形sige层。所述覆盖层304的制备方法可以为物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强ald(pe-ald)、等离子体增强cvd(pecvd)、电离pvd(i-pvd)或其他合适的沉积工艺。作为示例，覆盖层204可以为氮化硅层，形成于第二栅极结构303b侧壁上的覆盖层的底部覆盖有源区的尺寸为1～8nm，该数值范围可以保证后续刻蚀形成的σ形凹槽不受隔离结构302的阻碍。
接着，执行步骤203，如图3c所示，在所述第二栅极结构303b上方的覆盖层304上形成掩膜层305，并对未被所述掩膜层305遮蔽的覆盖层304执行回刻蚀。所述图案化的掩膜层305可以为本领域技术人员熟知的任何适合的掩膜材料，包括但不限于光刻胶材料或者硬掩膜材料，本实施例中，所述掩膜层为光刻胶。所述掩膜层至少覆盖所述覆盖层位于隔离结构上的部分。较佳地，所述掩膜层至少覆盖所述第二栅极结构303b的侧壁上的覆盖层304。
接着，如图3d所示，对所述第一栅极结构上的覆盖层执行回刻蚀(pullback)，从而使栅极结构侧壁上的覆盖层之间的宽度定义后续刻蚀的凹槽的开口宽度。本实施例中，所述回刻蚀工艺为干法刻蚀工艺，示例性地，刻蚀气体可以是cf4；刻蚀气体的流量范围是10sccm～100sccm，例如是50sccm，刻蚀的时间范围是5s～60s，例如是20s；通过所述回刻蚀，调整第一栅极结构303a上的覆盖层的厚度，而不改变覆盖有掩膜层305的第二栅极结构303b上的覆盖层的厚度，使所述覆盖层侧壁之间的宽度定义sige凹槽的开口宽度，避免在较窄的区域刻蚀sige凹槽时，由于受到sti等的阻碍而不能形成完整的σ形凹槽。在执行回刻蚀后，可使用常规的灰化工艺去除所述光刻胶。
接下来，执行步骤204，如图3e所示，执行刻蚀，以在所述第一栅极结构303a两侧的半导体衬底301中形成凹槽306。所述凹槽306为σ形。作为示例，先采用各向异性的干法蚀刻在栅极结构两侧的半导体衬底301中形成碗状凹槽，蚀刻气体包括hbr、cl2、he和o2，不含有氟基气体。所述干法刻蚀可与上述回刻蚀在同一反应腔中进行。接下来，采用湿法蚀刻工艺蚀刻所述碗状凹槽，利用湿法蚀刻的蚀刻剂在半导体衬底301的构成材料的不同晶向上的蚀刻速率不同的特性(200晶向和120晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述碗状凹槽以形成∑状凹槽306。作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(tmah)溶液，温度为30℃-60℃，持续时间依据∑状凹槽306的期望尺寸而定，一般为200s-300s。
接着，执行步骤205，如图3f所示，在所述凹槽306中生长sige层306’。示例性地，首先在凹槽306中外延生长sige种子层。ge含量较低的sige种子层的晶格常数更接近衬底中硅的晶格常数，作为选择性外延生长ge含量较高的sige外延层过程中的缓冲层，有利于得到高质量的sige外延层。接着，在种子层上外延生长sige主体层，sige主体层中的含ge浓度高于种子层。为了确保对半导体器件的沟道区施加适当的应力，所述sige层通常都会高于所述半导体衬底301的上表面。接着，在所述主体层上在主体层上外延生长一层si盖帽层(sicap)，其中，盖帽层的材料包括但不限于sib,sige,sigeb,sic,sicb等。示例性地，种子层的含ge浓度优选为5-20％，主体层的含ge浓度优选为30-50％。所述外延生长工艺包括低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。具体地，采用气体源分子束外延方法生长sige层，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用geh4和sih2cl2作为反应气体，并选择h2作为载气，沉积的温度为300-1000℃，气体压力为1-50torr。
执行上述步骤之后，可继续执行现有嵌入式锗硅工艺中的后续步骤。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本发明提出半导体器件的制造方法，可形成完整的σ形sige层。
[示例性实施例二]
参照图3f，其中示出了根据本发明提供的制造方法获得的半导体器件的示意性剖面图。所述半导体器件包括：半导体衬底301、隔离结构302、第一栅极结构303a、第二栅极结构303b、覆盖层304、sige层306’。
其中，半导体衬底301的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，半导体衬底301的构成材料选用单晶硅。对于pmos而言，所述半导体衬底301中还可以形成有n阱(图中未示出)。
在半导体衬底301中形成有隔离结构302，作为示例，隔离结构302为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。本实施例中，所述隔离结构为浅沟槽隔离结构。半导体衬底301中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底301上形成有第一栅极结构303a、第二栅极结构303b，其中，所述第一栅极结构303a完全位于有源区上，第二栅极结构303b部分位于隔离结构302上。作为示例，第一栅极结构303a、第二栅极结构303b包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层，例如二氧化硅(sio2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(w)、镍(ni)或钛(ti)；导电性金属氮化物层包括氮化钛(tin)层；导电性金属氧化物层包括氧化铱(iro2)层；金属硅化物层包括硅化钛(tisi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，例如化学气相沉积法(cvd)，包括低温化学气相沉积(ltcvd)、低压化学气相沉积(lpcvd)、快热化学气相沉积(rtcvd)、等离子体增强化学气相沉积(pecvd)等。
可选地，在第一栅极结构303a、第二栅极结构303b的侧壁上形成有偏移侧壁(offsetspacer)。具体地，所述偏移侧壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。偏移侧壁的作用在于提高晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。作为本实施例的一种实施方式，所述偏移侧壁为氧化硅、氮化硅共同组成。
可选地，在上述偏移侧壁上形成有间隙壁(mainspacer)，间隙壁材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，间隙壁材料由为氧化硅、氮化硅共同组成。
所述覆盖层304覆盖所述第一栅极结构303a及第二栅极结构303b表面。作为示例，覆盖层204可以为氮化硅层，其制备方法可以为物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强ald(pe-ald)、等离子体增强cvd(pecvd)、电离pvd(i-pvd)或其他合适的沉积工艺。第一栅极结构303a及第二栅极结构303b侧壁上的覆盖层304之间的距离定义了形成sige层的凹槽的开口尺寸。
第一栅极结构303a两侧的半导体衬底301中形成有sige层306’。示例性地，所述sige层306’为完整的∑形。所述sige层306’包括sige种子层、sige主体层以及si盖帽层，其中ge含量较低的sige种子层的晶格常数更接近衬底中硅的晶格常数，作为选择性外延生长ge含量较高的sige外延层过程中的缓冲层，有利于得到高质量的sige外延层。接着，在种子层上外延生长sige主体层，sige主体层中的含ge浓度高于种子层。为了确保对半导体器件的沟道区施加适当的应力，所述sige层通常都会高于所述半导体衬底301的上表面。示例性地，种子层的含ge浓度优选为5-20％，主体层的含ge浓度优选为30-50％。盖帽层的材料包括但不限于sib,sige,sigeb,sic,sicb等。所述sige层的生长工艺为外延生长工艺，例如低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。
与现有工艺相比，本发明提出半导体器件，其sige结构为完整的σ形。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。