逻辑半导体器件的制作方法

示例实施方式涉及逻辑半导体器件。更具体地，示例实施方式涉及包括多层配线的逻辑半导体器件。

背景技术：

在包括标准单元的逻辑半导体器件中，包括栅极图案的逻辑晶体管可以形成在半导体基板上，配线可以布置在逻辑晶体管上方。随着栅极图案的临界尺寸减小到纳米尺度，配线的宽度和节距也可以减小。

随着逻辑半导体器件的集成度增加，用于设计配线的工艺容限会减小，并且由于图案化工艺的分辨率极限，可能不会容易地形成具有小于目标值的尺寸的配线。

技术实现要素：

示例实施方式提供一种具有改善的工作可靠性和集成度的逻辑半导体器件。

根据示例实施方式，提供一种逻辑半导体器件，可以包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定有源图案；在有源图案和隔离层上在垂直方向上延伸的多个栅极图案，所述栅极图案在水平方向上彼此间隔开；多个下配线，在栅极图案上方在水平方向上延伸；多个上配线，在下配线上方在垂直方向上延伸；以及贯穿接触，连接上配线中的至少一个上配线以及栅极图案中的至少一个栅极图案，贯穿接触从上配线的底表面延伸到相对于有源图案的下配线之一的底表面之下的位置。

在示例实施方式中，逻辑半导体器件可以还包括在栅极图案上的栅极接触。

在示例实施方式中，贯穿接触可以直接接触上配线的底表面以及栅极接触的顶表面。

在示例实施方式中，逻辑半导体器件可以还包括电连接到有源图案的邻近于栅极图案的上部分的有源接触。

在示例实施方式中，相对于有源图案的有源接触及栅极接触的顶表面可以彼此共面。

在示例实施方式中，有源接触可以电连接到下配线之一。

在示例实施方式中，逻辑半导体器件可以还包括：连接有源接触与下配线中的一个下配线的第一接触，以及连接下配线中的至少一个下配线与上配线中的至少一个上配线的第二接触。

在示例实施方式中，上配线的每个可以交叠栅极图案的每个。

在示例实施方式中，下配线可以交叠有源图案。

在示例实施方式中，下配线可以不交叠隔离层的在有源图案之间的一部分。

根据示例实施方式，提供一种逻辑半导体器件，可以包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定有源图案；在有源图案和隔离层上在垂直方向上延伸的多个栅极图案，所述栅极图案在水平方向上彼此间隔开；多个下配线，在栅极图案上方在水平方向上延伸；绝缘阻挡物，将下配线中的至少一个下配线划分为多个段；和多个上配线，在下配线上方在垂直方向上延伸。

在示例实施方式中，逻辑半导体器件可以包括第一区域、第二区域和第三区域。有源图案可以设置在第一区域和第三区域中，隔离层的在有源图案之间的一部分可以在第二区域中被暴露。下配线可以包括分别设置在第一区域、第二区域和第三区域中的第一下配线、第二下配线和第三下配线。

在示例实施方式中，第一下配线是多个第一下配线中的一个，第三下配线是多个第三下配线中的一个，多个第一下配线或者多个第三下配线可以分别设置在第一区域或者第三区域中。第二下配线可以包括在第二区域中的单个第二下配线。

在示例实施方式中，第二下配线可以具有大于第一下配线和第三下配线中的每个的宽度的宽度。

在示例实施方式中，至少一个下配线可以包括第二下配线。

在示例实施方式中，绝缘阻挡物可以包括：划分第二下配线的第一绝缘阻挡物；以及第二绝缘阻挡物，限定下配线的边界并且被共同地提供在第一区域、第二区域和第三区域的外围部分处。

在示例实施方式中，第二下配线是多个第二下配线中的一个，第一绝缘阻挡物是多个第一绝缘阻挡物中的一个，第二下配线和第一绝缘阻挡物设置在第二区域中。第一绝缘阻挡物可以在平面图中布置为交错构造。

在示例实施方式中，下配线可以还包括设置在逻辑半导体器件的垂直方向上的外围部分处的第四下配线。第四下配线可以用作电源轨。

在示例实施方式中，逻辑半导体器件可以还包括：电连接到有源图案的邻近于栅极图案的上部分的有源接触；栅极接触，设置在栅极图案上；第一接触，将栅极接触或者有源接触连接到下配线；和第二接触，连接下配线和上配线。

在示例实施方式中，栅极拾取单元可以由沿逻辑半导体器件的高度方向彼此交叠的栅极接触之一、第一接触中的第一接触以及第二接触中的第二接触限定。

在示例实施方式中，栅极拾取单元是多个栅极拾取单元中的一个，其可以沿水平方向线性地布置在第二区域中。

在示例实施方式中，栅极拾取单元是多个栅极拾取单元中的一个，其可以布置在第二区域中并且在平面图中布置为交错构造。

在示例实施方式中，上配线可以用作逻辑半导体器件的输入/输出引脚。

在示例实施方式中，第二接触可以在全部第一区域、第二区域和第三区域中在平面图中2维地分布。

在示例实施方式中，引脚交换可以通过第二接触实现。

根据示例实施方式，提供一种逻辑半导体器件，可以包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定有源图案；在有源图案和隔离层上在垂直方向上延伸的多个栅极图案，所述栅极图案在水平方向上彼此间隔开；有源接触，电连接到有源图案的邻近于栅极图案的上部分；一体地连接到有源接触的多个子配线，子配线在水平方向上延伸；以及在子配线上方在垂直方向上延伸的配线。

在示例实施方式中，逻辑半导体器件可以还包括设置在栅极图案上的栅极接触。

在示例实施方式中，相对于有源图案的子配线及栅极接触的顶表面可以彼此共面。

在示例实施方式中，配线可以设置在单个层，配线的每个可以交叠栅极图案的每个。

在示例实施方式中，逻辑半导体器件可以还包括连接栅极接触和配线的第一接触。

在示例实施方式中，逻辑半导体器件可以还包括形成在有源图案的邻近于栅极图案的上部分处的硅化物图案。有源接触可以接触硅化物图案。

根据示例实施方式，提供一种逻辑半导体器件，可以包括：多个有源图案，在水平方向上延伸并且在垂直方向上彼此间隔开；隔离层，限定有源图案；在有源图案和隔离层上在垂直方向上延伸的多个栅极图案，所述栅极图案在水平方向上彼此间隔开；多个下配线，在栅极图案上方在水平方向上延伸并且在垂直方向上彼此间隔开，下配线具有直线形状；多个上配线，在下配线上方在垂直方向上延伸并且在水平方向上彼此间隔开，上配线具有直线形状。

在示例实施方式中，下配线和上配线可以不包括突起或者分支部分。

在示例实施方式中，逻辑半导体器件可以还包括：将栅极图案或者有源图案连接到下配线的第一接触；以及连接上配线和下配线的第二接触。

在示例实施方式中，上配线可以用作输入/输出引脚，下配线可以用作栅极拾取配线和电源轨。

根据示例实施方式，逻辑半导体器件包括：有源图案；在有源图案上的栅极图案；上配线，与栅极图案对准并且在第一方向上延伸；以及下配线，在栅极图案和上配线之间并且与有源图案对准从而在第二方向上延伸，上配线横跨(cross-over)下配线。

在示例实施方式中，逻辑半导体器件可以还包括：在上配线和下配线之间的层间绝缘层；以及延伸穿过层间绝缘层从而将下配线连接到上配线的接触。

在示例实施方式中，上配线的边缘是基本上直的而没有偏离第一方向，下配线的边缘是基本上直的而没有偏离第二方向。

在示例实施方式中，下配线是多个下配线中的一个，多个下配线包括电源轨，电源轨在第一方向上具有比多个下配线中的其他下配线的宽度大的宽度。

在示例实施方式中，逻辑半导体器件可以还包括绝缘阻挡物，配置为将下配线划分为第一下配线部分和第二下配线部分。

在示例实施方式中，有源图案是第一有源图案，栅极图案是第一栅极图案，逻辑半导体器件还包括：第二有源图案；在第二有源图案上的第二栅极图案；在第一栅极图案上的第一栅极接触；在第二栅极图案上的第二栅极接触；第一接触，将第一下配线部分连接到第一栅极接触；以及第二接触，将第二下配线部分连接到第二栅极接触。

在示例实施方式中，逻辑半导体器件还包括：在栅极图案上的栅极接触；多个层间绝缘层，在上配线与栅极接触之间；以及贯穿接触，延伸穿过多个层间绝缘层从而将上配线连接到栅极接触。

在示例实施方式中，下配线是多个下配线中的一个，逻辑半导体器件还包括：多个绝缘阻挡物，多个下配线的每个被多个绝缘阻挡物中的至少一个分为多个部分。

在示例实施方式中，当从平面图观看逻辑半导体器件时，逻辑半导体器件多个绝缘阻挡物沿第二方向布置为交错构造。

应当注意到，关于一个实施方式描述的发明构思的多个方面可以在不同实施方式中合并，虽然没有对其进行具体地描述。即，任何实施方式的全部实施方式和/或特征可以以任何方式和/或组合而合并。发明构思的这些及其他方面在以下阐明的说明书被详细描述。

附图说明

从以下结合附图的详细说明，示例实施方式将被更清楚地理解。图1至47表示如这里描述的非限制示例实施方式。

图1是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图2和3分别是沿图1中显示的线I-I’和II-II’截取的截面图；

图4是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图5、6、7和8分别是沿图4中显示的线I-I’、II-II’、III-III’和IV-IV’截取的截面图；

图9是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图10、11和12分别是沿图9中显示的线II-II’、IV-IV’和V-V’截取的截面图；

图13是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图14和15分别是沿图13中显示的线II-II’和IV-IV’截取的截面图；

图16是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图17、18、19和20分别是沿图16中显示的线I-I’、II-II’、III-III’和IV-IV’截取的截面图；

图21是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图22和23分别是沿图21中显示的线IV-IV’和V-V’截取的截面图；

图24是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图；

图25是沿图24中显示的线I-I’截取的截面图；

图26至44是示出根据发明构思的示例实施方式的半导体器件的制造方法的俯视平面图和截面图；以及

图45、46和47是示出根据发明构思的示例实施方式的半导体器件的制造方法的截面图。

具体实施方式

在下文将参考附图更充分地描述各种示例实施方式，在附图中示出了一些示例实施方式。然而，本发明构思可以以许多不同的形式实施，并且不应该理解为限于在此阐述的示例实施方式。而是，提供这些示例实施方式使得本说明彻底和完整，并将向本领域技术人员充分传达本发明构思的范围。在附图中，为了清晰可以夸大层和区域的尺寸和相对尺寸。

将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或联接到另一元件或层，或者可以存在插入元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在插入元件或层。在整个说明中，相同的附图标记始终指的是相同的元件。如在此所用的，术语“和/或”包括一个或多个相关所列项目的任何及所有组合。

将理解，尽管术语第一、第二、第三、第四等在这里可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一区域、层或部分。因此，在下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分而不背离本发明构思的教导。

为了便于描述，空间关系术语，诸如“在...之下”、“在...下面”、“下”、“上面”、“上”等等，在这里可以用于描述一个元件或特征与其他(诸)元件或特征如附图所示的关系。将理解，空间关系术语旨在包括除图中所示的取向之外器件在使用或操作中的不同的取向。例如，如果在附图中的器件被翻转，被描述为“在”其他元件或特征“下面”或“之下”的元件将取向为在其他元件或特征“之上”。因此，示范性术语“在...下面”可以包括上面和下面两个取向。器件可以被不同地定向(旋转90度或在其他的取向)，相应地解释这里使用的空间关系描述符。

在此使用的术语仅仅是为了描述特定示例实施方式的目的，而非旨在限制本发明构思。如在此所用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另有指示。将进一步理解，术语“包括”和/或“包含”当在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但是不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。

这里参照截面图示描述了示例实施方式，该截面图示是理想化示例实施方式(以及中间结构)的示意图。因而，例如由制造技术和/或公差引起的图示形状的偏离是可能发生的。因此，示例实施方式不应该被理解为限于在此示出的区域的特定形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域通常具有圆化或弯曲的特征和/或在其边缘的注入浓度的梯度，而不是从注入区域至非注入区域的二元变化。同样地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，在附图中示出的区域本质上是示意性的，它们的形状并非要示出器件的区域的实际形状，并非旨在限制该本发明构思的范围。除非另外限定，否则在此使用的所有术语(包括技术术语和科学术语)具有本发明构思所属领域的普通技术人员通常理解的相同的含义。将进一步理解，术语，诸如那些在通用词典中限定的术语，应该理解为具有与它们在相关技术和本说明书的语境中的含义一致的含义，而不应理解为理想化或过度形式化的含义，除非在此明确地如此限定。

如本发明人所理解的，根据在此描述的各种实施方式的器件和器件的形成方法可以实施为微电子器件诸如集成电路，其中根据在此描述的各种实施方式的多个器件集成在同一微电子器件中。因此，在此示出的截面图可以在微电子器件的两个不同的方向上重复，这两个不同的方向不必是正交的。因此，基于微电子器件的功能，包含根据在此描述的各种实施方式的器件的微电子器件的平面图可以包括呈阵列和/或二维图案的多个器件。

根据微电子器件的功能，根据在此描述的各种实施方式的器件可以散置在其他器件当中。此外，根据在此说明的各种实施方式的微电子器件可以在与所述两个不同方向正交的第三方向上重复，以提供三维集成电路。因此，在此示出的(诸)截面图提供对于根据在此描述的各种实施方式的多个器件的支持，该多个器件在平面图中沿两个不同方向延伸和/或在透视图中在三个不同方向延伸。例如，当在器件/结构的截面图中示出单个有源区时，该器件/结构可以包括多个有源区和在其上的晶体管结构(或存储单元结构、栅极结构等等，视情况而定)，这将由器件/结构的平面图来说明。

图1是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图2和3分别是沿图1中显示的线I-I’和II-II’截取的截面图。

可以在平面图中彼此平行并且可以彼此垂直的两个方向被定义为第一方向和第二方向。第一方向和第二方向的定义在图4至25中是相同的。

例如，第一方向可以指的是有源图案105延伸的方向或者水平方向。第二方向可以指的是栅极图案110延伸的方向或者垂直方向。

在一些示例实施方式中，图1可以表示用于逻辑标准单元的电路设计的布局。在这种情况下，图1至3中示出的逻辑半导体器件可以提供为标准单元库(standard cell library)。

在一些实施方式中，逻辑半导体器件可以包括鳍型场效应晶体管(FinFET)。

参照图1至3，逻辑半导体器件可以包括有源图案105、栅极图案110、下配线150、上配线170和接触。接触可以包括有源接触115、栅极接触125、第一接触135和第二接触165。

有源图案105可以具有由隔离层102限定的线图案形状。例如，有源图案105可以通过在半导体基板上执行浅沟槽隔离(STI)工艺而形成。在一些实施方式中，有源图案105可以从隔离层102的顶表面突出，并且可以用作半导体鳍。

如上所述，有源图案105可以在第一方向上延伸。

在示例实施方式中，逻辑半导体器件或者半导体基板可以包括第一区域I、第二区域II和第三区域III。例如，第一区域I和第三区域III可以分别相应于P沟道金属氧化物半导体(PMOS)区域和N沟道金属氧化物半导体(NMOS)区域。第二区域II可以分配在第一区域I和第三区域III之间，并且可以相应于STI区域。

有源图案105可以包括分别形成在第一区域I和第三区域III中的第一有源图案105a和第二有源图案105b。

栅极图案110可以设置在有源图案105和隔离层102上。如上所述，栅极图案110可以在第二方向上延伸。多个栅极图案110可以沿第一方向布置。例如，第一栅极图案110a、第二栅极图案110b和第三栅极图案110c可以沿第一方向布置。

如图1所示，栅极图案110之一可以在第一至第三区域I、II和III上连续地延伸，并且可以交叉多个有源图案105(例如，第一和第二有源图案105a和105b)。

在一些实施方式中，栅极图案110可以具有包括栅绝缘图案的多层层叠结构、栅电极以及栅极掩模。栅极间隔物可以进一步形成在栅极图案110的侧壁上。

如图2和3所示出的，覆盖栅极图案110的下绝缘层120可以形成在有源图案110和隔离层102上。

有源接触115可以延伸穿过下绝缘层120，并且可以与有源图案105接触。在示例实施方式中，杂质区(未示出)可以形成在有源图案105的邻近于栅极图案110的上部分处。杂质区可以用作例如源极/漏极区。有源接触115可以与杂质区接触或者电连接到杂质区。

在一些实施方式中，FinFET可以由杂质区和栅极图案110限定。

如图3所示，栅极接触125可以与下绝缘层120中的栅极图案110接触或者电连接到下绝缘层120中的栅极图案110。在一些实施方式中，可以对于每至少一个栅极图案110单独地提供栅极接触125。例如，如图1所示，可以为第一栅极图案110a和第二栅极图案110b的每个提供一个栅极接触125。

在一些实施方式中，覆盖栅极图案110的钝化层可以形成在下绝缘层120上，栅极接触125可以延伸穿过钝化层以被设置在栅极图案110上。

覆盖有源接触115和栅极接触125的第一绝缘中间层130可以形成在下绝缘层120上。

第一接触135可以延伸穿过第一绝缘中间层130，并且可以与有源接触115和栅极接触125接触或者电连接到有源接触115和栅极接触125。

第二绝缘中间层140可以形成在第一绝缘中间层130上。下配线150可以设置在第一绝缘中间层130上，并且可以形成在第二绝缘中间层140中。

下配线150可以在第一方向(例如，有源图案105的方向)上延伸，并且多个下配线150可以沿第二方向布置。

例如，下配线150可以包括第一至第四下配线150a至150d。第一下配线150a、第二下配线150b和第三下配线150c可以分别设置在第一区域I、第二区域II和第三区域III中。

在示例实施方式中，第一下配线150a和第三下配线150c可以经由第一接触135和有源接触115电连接到有源图案105。第二下配线150b可以经由第一接触135电连接到栅极接触125。因此，栅极图案110的拾取(pick-up)操作可以通过第二下配线150b实现。

多个第二下配线150b可以布置在第二区域II中。例如，两个第二下配线150b可以布置在第二区域II中用于第一栅极图案110a或者第二栅极图案110b的栅极拾取。

第四下配线150d可以设置在逻辑半导体器件的外围部分处。例如，两个第四下配线150d可以设置在逻辑半导体器件的第二方向上的两个外围部分处。

在示例实施方式中，第四下配线150d可以用作电源轨(power rail)(例如，VDD线或者VSS线)。在一些实施方式中，第四下配线150d可以具有大于第一至第三下配线150a、150b和150c的每个的宽度(例如，在第二方向上的宽度)。因此，电源轨的电阻可以减小以改善逻辑半导体器件的操作。

如上所述，可以通过下配线150实现水平布线(routing)(例如，在有源图案105的方向或者在第一方向)。

第三绝缘中间层160可以形成在第二绝缘中间层140上并且可以覆盖下配线150。

上配线170可以设置在第三绝缘中间层160上。上配线170可以在下配线150上方延伸以交叉多个下配线150。

在示例实施方式中，上配线170可以叠加在栅极图案110上方，并且可以在与栅极图案110相同的方向上延伸。例如，上配线170可以在第二方向上延伸，并且多个上配线170可以沿第一方向布置。垂直布线(例如，在栅极图案110的方向或者在第二方向上)可以通过上配线170实现。

根据栅极图案110a、110b和110c的布置，上配线170可以包括第一上配线170a、第二上配线170b和第三上配线170c。

上配线170可以经由第二接触165电连接到下配线150。

在一些实施方式中，如图1和3所示，第一上配线170a和第二上配线170b可以经由第二接触165电连接到第二下配线150b，并且也可以经由第一接触135电连接到栅极接触125。因此，第一上配线170a和第二上配线170b可以与第二下配线150b结合，并且第一栅极图案110a或者第二栅极图案110b的栅极拾取可以通过栅极接触125实现。

在一些实施方式中，如图3所示，第二接触165、第一接触135和栅极接触125可以沿逻辑半导体器件的高度方向基本上彼此交叠。

在一些实施方式中，如图1所示，第三上配线170c可以经由第二接触165电连接到第一下配线150a和/或第三下配线150c。因此，上配线170可以用作逻辑半导体器件的输入/输出引脚。

根据如上所述的示例实施方式，下配线150和上配线170的每个可以仅在一个方向上延伸，并且可以是单向的。在一些实施方式中，下配线150和上配线170可以不包括在不同方向上延伸的分支部分或者突出部分。因此，可以获得用于形成配线的图案化容限，并且工艺复杂性可以减小。

另外，下配线150和上配线170可以被放置为在不同的配线层彼此交叉，并且可以经由接触电连接到彼此。因此，可以克服图案化工艺的分辨率极限，可以实现在水平方向和竖直方向上的配线布线(wiring routing)。

图4是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图5、6、7和8分别是沿图4中显示的线I-I’、II-II’、III-III’和IV-IV’截取的截面图。

图4至8中示出的逻辑半导体器件可以具有与图1至3的逻辑半导体器件基本上相同或者类似的元件和/或构造，除了配线和接触的构造之外。因此，这里省略了重复的元件和/或结构的详细说明，相同的附图标记用于表示相同的元件。

参照图4至8，如同还参照图1至3描述的，逻辑半导体器件可以包括分别提供为例如PMOS区域、STI区域和NMOS区域的第一区域I、第二区域II和第三区域III。第一有源图案105a和第二有源图案105b可以分别设置在第一区域I和第三区域III中。隔离层102可以在第二区域II中被暴露。

有源图案105可以在第一方向上延伸，栅极图案110可以在第二方向上延伸以交叉多个有源图案105。例如，栅极图案110可以包括沿第一方向布置的第一至第四栅极图案110a至110d。

下配线150可以在第一方向上延伸。在示例实施方式中，图1至3中示出的第二下配线150b可以被省略。因此，下配线150可以包括分别设置在第一区域I和第三区域III中的第一下配线150a和第三下配线150c，并且可以不设置在第二区域II中。另外，在逻辑半导体器件的外围部分处用作电源轨的第四下配线150d可以包括在下配线150中。

上配线170可以在第二方向上延伸，并且可以基本上叠加在栅极图案110上方。根据栅极图案110a至110d的布置，上配线170可以包括第一至第四上配线170a至170d。

第一下配线150a和第三下配线150c可以经由有源接触115和第一接触135电连接到例如形成在有源图案105的上部分处的杂质区。

如图4和6所示出的，例如，栅极接触125可以设置在第一至第三栅极图案110a、110b和110c的每个的在第二区域II中的一部分上。

在示例实施方式中，第一至第三上配线170a、170b和170c可以经由贯穿接触163分别电连接到第一至第三栅极图案110a、110b和110c。

贯穿接触163可以延伸穿过多个配线层或者多个绝缘中间层以接触栅极接触125的顶表面。贯穿接触163可以具有大于有源接触115、第一接触135和第二接触165的每个的长度或者高度。

在一些实施方式中，贯穿接触163可以延伸穿过第三至第一绝缘中间层160、140和130以设置在栅极接触125上。

例如，第四上配线170d可以经由第二接触165电连接到第一下配线150a和/或第三下配线150c。因此，上配线170可以用作逻辑半导体器件的输入/输出引脚。

根据如上所述的示例实施方式，下配线150可以在第二区域II中被省略，上配线170可以经由贯穿接触163直接连接到栅极接触125。因此，可以在实现栅极拾取操作时获得用于下配线150的图案化容限。

图9是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图10、11和12分别是沿图9中显示的线II-II’、IV-IV’和V-V’截取的截面图。

图9至12中示出的逻辑半导体器件可以具有与图1至3和/或图4至8的逻辑半导体器件基本上相同或者类似的元件和/或构造，除了配线的构造和增加了绝缘阻挡物之外。因此，这里省略了重复的元件和/或结构的详细说明，相同的附图标记用于表示相同的元件。

参照图9至12，如同还参照图1至3或者图4至8描述的，逻辑半导体器件可以包括分别提供为例如PMOS区域、STI区域和NMOS区域的第一区域I、第二区域II和第三区域III。第一有源图案105a和第二有源图案105b可以分别设置在第一区域I和第三区域III中。隔离层102可以在第二区域II中被暴露。

有源图案105可以在第一方向上延伸，栅极图案110可以在第二方向上延伸。栅极图案110可以交叉多个有源图案105。例如，栅极图案110可以包括沿第一方向布置的第一至第四栅极图案110a至110d。

下配线150可以包括第一至第四下配线150a至150d。第一下配线150a、第二下配线150b和第三下配线150c可以分别设置在第一区域I、第二区域II和第三区域III中。另外，第四下配线150d可以包括在下配线150中。第四下配线150d可以设置在逻辑半导体器件的外围部分处，并且可以用作电源轨。

在示例实施方式中，下配线150可以通过绝缘阻挡物155和157被切割或者分离。绝缘阻挡物可以包括第一绝缘阻挡物155和第二绝缘阻挡物157。

如图10和11中所示出的，绝缘阻挡物155和157可以设置在第一绝缘中间层130上，并且可以在与下配线150基本上相同的层。例如，绝缘阻挡物155和157可以包括硅氧化物、硅氮化物或者硅氮氧化物。

第二绝缘阻挡物157可以在逻辑半导体器件的第一方向上设置在两个端部或者外围部分处。下配线150可以通过第二绝缘阻挡物157对每一逻辑标准单元分段。

在示例实施方式中，第二下配线150b可以通过至少一个第一绝缘阻挡物155被切割或者划分。例如，如图10所示，第二下配线150b可以通过两个第一绝缘阻挡物155被分成三段。

在一些实施方式中，第二下配线150b可以具有大于第一和第三下配线150a和150c中的每个的宽度(例如，在第二方向上的宽度)。在实施方式中，在第一方向上延伸的一个第二下配线150b可以设置在第二区域II中，并且可以通过第一绝缘阻挡物155被分成多个段(例如，三段)。

第二下配线150b可以通过第一绝缘阻挡物155被划分，使得可以对每一栅极图案110(例如，第一栅极图案110a和第二栅极图案110b)实现栅极拾取。因此，可以实现栅极拾取而没有沿如图1所示的第二方向形成多个第二下配线150b。因此，第二区域II中的第二下配线150b的宽度可以相对增加，可以额外地获得用于形成配线的图案化容限。

在一些实施方式中，包括栅极接触125、第一接触135和第二接触165的栅极拾取单元(pick-up unit)可以通过第一绝缘阻挡物155被划分，多个栅极拾取单元可以在第二区域II中沿第一方向布置。

上配线170可以在第二方向上延伸，并且可以基本上叠加在栅极图案110上方。因此，第一至第四上配线170a至170d可以根据第一至第四栅极图案110a至110d的布置而布置。

上配线170可以用作例如输入/输出引脚，该输入/输出引脚可以连接到通过第一绝缘阻挡物155划分的第二下配线150b的每个段。例如，栅极接触125可以设置在第一栅极图案110a和第二栅极图案110b的每个上，并且第二下配线150b的段可以经由第一接触135电连接到栅极接触125。第一上配线170a和第二上配线170b的每个可以经由第二接触165电连接到第二下配线150b的段。

在一些实施方式中，如图10所示，栅极接触125、第一接触135和第二接触165可以在第一栅极图案110a和第二栅极图案110b上在逻辑半导体器件的高度方向上彼此交叠。

在第三栅极图案110c和第四栅极图案110d上的用于连接输入/输出引脚的第二接触165可以在平面图中被2维地排列。例如，在第三栅极图案110c上的用于连接输入/输出引脚的第二接触165可以关于第二下配线150b和第一接触135彼此面对。在第四栅极图案110d上的用于连接输入/输出引脚的第二接触165可以直接设置在第二下配线150b上以被电连接到第四上配线170d。

如上所述，第二下配线150b可以通过第一绝缘阻挡物155被分成多个段，因此，可以实现引脚交换。因此，由于下配线150和第二接触165的交叠所致的图案化容限的减小可以减轻。

图13是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图14和15分别是沿图13中显示的线II-II’和IV-IV’截取的截面图。

图13至15中示出的逻辑半导体器件可以具有与图1至3和/或图9至12的逻辑半导体器件基本上相同或者类似的元件和/或构造，除了配线和绝缘阻挡物的构造之外。因此，这里省略了重复的元件和/或结构的详细说明，相同的附图标记用于表示相同的元件。

参照图13至15，如同还参照图1至3或者图9至12描述的，逻辑半导体器件可以包括分别提供为例如PMOS区域、STI区域和NMOS区域的第一区域I、第二区域II和第三区域III。第一有源图案105a和第二有源图案105b可以分别设置在第一区域I和第三区域III中。隔离层102可以在第二区域II中被暴露。

有源图案105可以在第一方向上延伸，栅极图案110可以在第二方向上延伸。栅极图案110可以交叉多个有源图案105。例如，栅极图案110可以包括沿第一方向布置的第一至第四栅极图案110a至110d。

下配线150可以在第一方向上延伸。下配线150可以包括分别设置在第一区域I、第二区域II和第三区域III中的第一下配线150a、第二下配线150b和第三下配线150c。另外，第四下配线150d可以包括在下配线150中。第四下配线150d可以设置在逻辑半导体器件的外围部分处，并且可以用作电源轨。

如同也在图1中示出的，多个第二下配线150b可以设置在第二区域II中。如同也在图9至12中示出的，绝缘阻挡物156和157可以提供为切割或者划分下配线150。绝缘阻挡物可以包括第一绝缘阻挡物156和第二绝缘阻挡物157。

如同也在图9至12中示出的，第二绝缘阻挡物157可以设置在逻辑半导体器件的第一方向上的两个端部或者外围部分处以限定下配线150或者将下配线150分段。

第一绝缘阻挡物156可以设置在第二区域II中以划分第二下配线150b。在示例实施方式中，第一绝缘阻挡物156可以设置在栅极图案110和第二下配线150b的一些交叉区域处。第一绝缘阻挡物156可以在平面图中2维地布置。例如，第一绝缘阻挡物156可以沿第一方向布置为交错构造。

因此，通过第一绝缘阻挡物156划分的栅极拾取单元也可以在第二区域II中布置为交错构造。如图14所示，栅极拾取单元可以包括在逻辑半导体器件的高度方向上交叠的栅极接触125、第一接触135和第二接触165。

如上所述，即使当多个第二下配线150b(例如，两个第二下配线150b)可以设置在第二区域II中时，第二下配线150b也可以利用第一绝缘阻挡物156被分成多个段。因此，栅极拾取单元可以2维地布置或者布置为交错构造，并且用于形成栅极拾取单元的图案化容限可以增加。

上配线170可以在第二方向上延伸，并且可以根据第一至第四栅极图案110a至110d的布置而包括第一至第四上配线170a至170d。

在一些实施方式中，第一至第三上配线170a、170b和170c可以设置在第一绝缘阻挡物156上方。第四上配线170d可以经由第二接触165电连接到第一下配线150a和第三下配线150c，用于连接输入/输出引脚。

如同还参照图9至12描述的，通过第一绝缘阻挡物156，引脚交换可以与栅极拾取分离(gate pick-up separation)一起实现。

图16是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图17、18、19和20分别是沿图16中显示的线I-I’、II-II’、III-III’和IV-IV’截取的截面图。

参照图16至20，逻辑半导体器件可以包括分别提供为例如PMOS区域、STI区域和NMOS区域的第一区域I、第二区域II和第三区域III。第一有源图案105a和第二有源图案105b可以分别设置在第一区域I和第三区域III中。隔离层102可以暴露在第二区域II中。

有源图案105可以在第一方向上延伸，栅极图案110可以在第二方向上延伸。栅极图案110可以交叉多个有源图案105。例如，栅极图案110可以包括沿第一方向布置的第一至第四栅极图案110a至110d。

如图17所示，有源接触115可以在第一下绝缘层120a中延伸以接触有源图案105。例如，有源接触115可以接触或者电连接到形成在有源图案105的邻近于栅极图案110的上部分处的杂质区(未示出)。

第二下绝缘层120b可以形成在第一下绝缘层120a上。栅极接触126可以延伸共同穿过第二下绝缘层120b和第一下绝缘层120a以接触或者电连接到栅极图案110。

在一些实施方式中，可以对于栅极图案110的每至少一个栅极图案110提供栅极接触126。例如，如图16所示，可以为第一栅极图案110a、第二栅极图案110b和第三栅极图案110c中的每一个提供一个栅极接触126。

在示例实施方式中，在第一方向(例如，有源图案105的方向)上延伸的子配线127可以设置在第一下绝缘层120a上。子配线127可以形成在第二下绝缘层120b中。

例如，如图16所示，子配线127可以包括分别设置在第一区域I和第三区域III中的第一子配线127a和第三子配线127c。另外，两个第四子配线127d可以设置在逻辑半导体器件的第二方向上的两个外围部分处。

在一些示例实施方式中，子配线127可以与有源接触115是一体的。在这种情况下，子配线127和有源接触115可以提供为基本上一体的或者整体的构件。

在一些示例实施方式中，子配线127的顶表面可以与栅极接触126的顶表面共面。在一些实施方式中，子配线127和栅极接触126可以通过基本上相同的沉积工艺和/或镀敷工艺形成。

在实施方式中，有源接触115、子配线127和栅极接触126可以通过三重镶嵌工艺同时形成。

如上所述，可以通过子配线127实现逻辑半导体的水平布线(例如，在有源图案105的方向或者在第一方向)。

覆盖子配线127和栅极接触126的第一绝缘中间层130可以形成在第二下绝缘层120b上。

下配线152可以设置在第一绝缘中间层130上。下配线152可以在子配线127上方延伸以交叉多个子配线127。

在示例实施方式中，下配线152可以基本上叠加在栅极图案110上方，并且可以在与栅极图案110基本上相同的方向上延伸。例如，下配线152可以在第二方向上延伸，并且多个下配线152可以沿第一方向布置。

根据第一至第四栅极图案110a、110b、110c和110d的布置，下配线152可以包括第一至第四下配线152a、152b、152c和152d。

在示例实施方式中，垂直布线(例如，在栅极图案110的方向上或者在第二方向上)可以通过下配线152实现。

下配线152可以经由穿过第一绝缘中间层130形成的第一接触137电连接到栅极接触126或者子配线127。

例如，如图16和18所示出的，第一下配线152a、第二下配线152b和第三下配线152c可以经由第一接触137电连接到每个栅极接触126。因此，第一栅极图案110a、第二栅极图案110b或者第三栅极图案110c的栅极拾取可以通过第一至第三下配线152a、152b和152c以及栅极接触126而实现。

在一些实施方式中，第一接触137和栅极接触126可以沿逻辑半导体器件的高度方向彼此交叠。

在一些实施方式中，如图16、19和20中所示出的，第四下配线152d可以经由第一接触137电连接到第一子配线127a和/或第三子配线127c。因此，下配线152可以用作逻辑半导体器件的输入/输出引脚。

根据如上所述的示例实施方式，水平布线可以通过整体地连接到有源接触115的子配线127而实现，并且垂直布线可以通过设置在子配线127上方的下配线152而实现。因此，虽然可以省略图1至3中示出的上配线170，但可以实现逻辑半导体器件的双向布线。此外，逻辑半导体器件的尺寸可以通过省略上配线170而减小。

在一些实施方式中，可以额外设置上配线。例如，上配线可以经由延伸穿过多个绝缘层的贯穿接触而电连接到第四子配线127d。在实施方式中，上配线可以使用为逻辑半导体器件的电源轨。

图21是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图22和23分别是沿图21中显示的线IV-IV’和V-V’截取的截面图。

图21至23中示出的逻辑半导体器件可以具有与图16至20的逻辑半导体器件基本上相同或者类似的元件和/或构造，除了第二区域II中的配线和接触的构造之外。因此，这里省略了重复的元件和/或结构的详细说明，相同的附图标记用于表示相同的元件。

参照图21至23，如同还参照图16至20描述的，逻辑半导体器件可以包括配置为实现水平布线的子配线127以及配置为实现垂直布线的下配线152。

子配线127和有源接触115可以连接到彼此作为基本上一体的或者整体的构件，并且可以通过三重镶嵌工艺与栅极接触126一起形成。

在示例实施方式中，第二子配线127b可以设置在第二区域II中。如图23所示，例如，第二子配线127b可以经由栅极接触126电连接到第三栅极图案110c，并且可以经由第一接触137电连接到第四下配线152d。

在一些实施方式中，用于连接输入/输出引脚的第一接触137可以在平面图中2维地分布在第三栅极图案110c和第四栅极图案110d上。例如，在第三栅极图案110c上用于连接输入/输出引脚的第一接触137可以关于第二子配线127b在第二方向上彼此面对。在第四栅极图案110d上的用于连接输入/输出引脚的第一接触137可以直接设置在第二子配线127b上以电连接到第四下配线152d。

如上所述，引脚交换可以通过增加第二子配线127b而实现。因此，由于子配线127和第一接触137的交叠所致的图案化容限的减小可以减轻。

图24是示出根据发明构思的示例实施方式的逻辑半导体器件的俯视平面图。图25是沿图24中显示的线I-I’截取的截面图。

图24和25中示出的逻辑半导体器件可以具有与图21至23的逻辑半导体器件基本上相同或者类似的元件和/或构造，除了增加硅化物图案之外。因此，这里省略了重复的元件和/或结构的详细说明，相同的附图标记用于表示相同的元件。

参照图24和25，硅化物图案116可以形成在有源图案105的邻近于栅极图案110的上部分处。例如，一对硅化物图案116可以关于一个栅极图案110彼此面对。

在示例实施方式中，硅化物图案116可以通过金属层和有源图案105的热反应而形成。例如，硅化物图案116可以包括钴硅化物(CoSi)或者镍硅化物(NiSi)。

有源接触117可以与第一下绝缘层120a中的硅化物图案116的顶表面接触。有源接触117和有源图案105之间的电阻可以通过硅化物图案116而减小。

在一些实施方式中，如同还参照图16至20描述的，水平布线可以通过子配线127实现。垂直布线可以通过设置在子配线127上方的下配线152实现。子配线127和有源接触117可以连接到彼此作为基本上一体的或者整体的构件。

在一些实施方式中，如同还参照图21至23描述的，第二子配线127b可以设置在第二区域II中，引脚交换可以利用第二子配线127b实现。

在一些示例实施方式中，如图1至15所示出的，子配线可以被省略，水平布线和垂直布线可以通过下配线和上配线实现。

图26至44是示出根据发明构思的示例实施方式的半导体器件的制造方法的俯视平面图和截面图。

具体地，图26、29和32是示出该方法的俯视平面图。图27和28是沿图26中标明的线I-I’截取的截面图。图30、34、36和40包括沿图29和32中标明的线I-I’和II-II’截取的截面图。图31、33、37至39以及图41至44是沿图29和32中标明的线III-III’截取的截面图。

图26至44示出半导体器件的制造方法，该半导体器件可以包括鳍型场效应晶体管(FinFET)。例如，图1至25中示出的逻辑半导体器件的元件和制造工艺将参照图26至44更具体地描述。

图1至25中使用的第一方向和第二方向的定义也应用到图26至44中。

参照图26和27，可以形成从基板200突出的有源图案205。

基板200可以包括半导体材料诸如Si、Ge、Si-Ge或者III-V族化合物诸如InP、GaP、GaAs、GaSb等等。在一些实施方式中，基板200可以包括绝缘体上硅(SOI)基板或者绝缘体上锗(GOI)基板。

在示例实施方式中，有源图案205可以通过浅沟槽隔离(STI)工艺形成。例如，基板200的上部分可以被部分地蚀刻以形成隔离沟槽，然后充分地填充隔离沟槽的绝缘层可以形成在基板200上。绝缘层的上部分可以通过例如CMP工艺平坦化直到基板200的顶表面可以被暴露以形成隔离层202。绝缘层可以由例如硅氧化物形成。

多个突起可以由隔离层202所限定的基板200形成。突起可以定义为有源图案205。如参照图1至25描述的，每个有源图案205可以在第一方向上线性地延伸，多个有源图案205可以沿第二方向形成。有源图案205之间的一部分隔离层202可以相应于图1至25中的第二区域II。

在一些实施方式中，可以执行离子注入工艺以在有源图案205的上部分处形成阱。

在一些实施方式中，有源图案205可以由额外的沟道层形成。在这种情况下，沟道层可以通过例如选择性外延生长(SEG)工艺形成在基板200上，STI工艺可以在沟道层上执行以形成有源图案205。在执行SEG工艺的同时，诸如硅烷的硅源可以与锗源或者碳源一起使用，使得应力可以施加到沟道层。

参照图28，隔离层202的上部分可以通过例如回蚀刻工艺去除使得有源图案205的上部分可以被暴露。从隔离层202的顶表面暴露的有源图案205的上部分可以定义为有源鳍207。有源鳍207可以在第一方向上延伸，多个有源鳍207可以沿第二方向布置。

参照图29、30和31，虚设栅极结构215可以形成在隔离层202和有源鳍207上。

例如，虚设栅绝缘层、虚设栅电极层和虚设栅极掩模层可以顺序地形成在有源鳍207和隔离层202上。虚设栅极掩模层可以通过光刻工艺而图案化以形成虚设栅极掩模214。虚设栅电极层和虚设栅绝缘层可以利用虚设栅极掩模214作为蚀刻掩膜被部分地去除以形成虚设栅极结构215。

虚设栅极结构215可以包括从有源鳍207和隔离层202顺序地层叠的虚设栅绝缘图案210、虚设栅电极212和虚设栅极掩模214。

例如，虚设栅绝缘层可以由硅氧化物形成。虚设栅电极层可以由多晶硅形成。虚设栅极掩模层可以由硅氮化物形成。

虚设栅绝缘层、虚设栅电极层和虚设栅极掩模层可以通过化学气相沉积(CVD)工艺、溅射工艺或者原子层沉积(ALD)工艺形成。在实施方式中，虚设栅绝缘层可以通过热氧化工艺形成在有源鳍207上。在这种情况下，虚设栅绝缘层可以选择性地形成在有源鳍207的顶表面上。

在示例实施方式中，虚设栅极结构215可以在第二方向上延伸，并且可以交叉多个有源鳍207。多个虚设栅极结构215可以沿第一方向形成。

参照图32和33，栅极间隔物220可以形成在虚设栅极结构215的侧壁上。

在示例实施方式中，间隔物层可以形成在虚设栅极结构215、有源鳍207和隔离层202上，间隔物层可以被各向异性地蚀刻以形成栅极间隔物220。间隔物层可以由氮化物例如硅氮化物、硅氮氧化物、硅碳氮化物等等形成。

如图32所示，栅极间隔物220可以与虚设栅极结构215一起在第二方向上延伸。

参照图34和35，有源鳍207的邻近于栅极间隔物220和/或虚设栅极结构215的上部分可以被蚀刻以形成凹陷225。

在用于形成凹陷225的蚀刻工艺中，栅极间隔物220可以实质上用作蚀刻掩膜。在示例实施方式中，凹陷225的内壁可以具有基本上“U”形轮廓，如图35所示。

在一些实施方式中，凹陷225可以被扩展到隔离层202的顶表面之下的有源图案205的一部分。

参照图36和37，可以形成填充凹陷225的源极/漏极层230。

在示例实施方式中，源极/漏极层230可以利用通过凹陷225暴露的有源鳍207的顶表面作为籽晶通过SEG工艺形成。

在一些实施方式中，n型杂质源诸如磷化氢(PH3)或者p型杂质源诸如乙硼烷(B₂H₆)可以与SEG工艺中的硅源诸如硅烷一起提供。

源极/漏极层230可以垂直地和横向地生长以具有例如如图36所示的多边形截面。在一些实施方式中，源极/漏极层230可以充分地填充凹陷225以接触栅极间隔物220的下部分。

参照图38，覆盖虚设栅极结构215、栅极间隔物220和源极/漏极层230的下绝缘层235可以形成在有源鳍207和隔离层202上。下绝缘层235的上部分可以通过CMP工艺和/或回蚀刻工艺被平坦化直到栅电极212的顶表面可以被暴露。

在一些实施方式中，虚设栅极掩模214可以通过CMP工艺被去除，栅极间隔物220的上部分也可以被部分地去除。

下绝缘层235可以通过CVD工艺由例如硅氧化物基材料形成。下绝缘层235可以相应于例如图1至15中示出的下绝缘层120。

参照图39，虚设栅电极212和虚设栅绝缘图案210可以被去除。因此，暴露有源鳍207的上部分的沟槽(未示出)可以形成在一对栅极间隔物220之间。

暴露的有源鳍207可以被热氧化以形成中间层240。栅绝缘层242可以沿下绝缘层235的顶表面、沟槽的内壁以及中间层240和隔离层202的顶表面形成，并且缓冲层244可以形成在栅绝缘层242上。填充沟槽的剩余部分的栅电极层246可以形成在缓冲层244上。

栅绝缘层242可以由具有高介电常数(高k)的金属氧化物诸如铪氧化物、钽氧化物和/或锆氧化物形成。缓冲层244可以被包括用于调节栅电极的功函数。缓冲层244可以由金属氮化物诸如钛氮化物、钽氮化物和/或铝氮化物形成。栅电极层246可以由具有低电阻的金属诸如铝、铜、钨等等形成。

栅绝缘层242、缓冲层244和栅电极层246可以通过CVD工艺、ALD工艺、PVD工艺等等形成。在一些实施方式中，中间层240也可以通过沉积工艺诸如CVD工艺或者ALD工艺形成。在这种情况下，中间层240可以具有与栅绝缘层242基本上相同或者类似的轮廓。

参照图40和41，栅电极层246、缓冲层244和栅绝缘层242的上部分可以通过例如CMP工艺被平坦化直到下绝缘层235的顶表面可以被暴露。

在平坦化工艺之后，包括中间层240、栅绝缘图案243、缓冲图案245和栅电极247的栅极结构可以被限定在沟槽中。具有FinFET结构的NMOS晶体管或者PMOS晶体管可以由栅极结构和源极/漏极层230限定。在示例实施方式中，栅极结构可以相应于图1至25中示出的栅极图案110。

钝化层250可以形成在下绝缘层235、栅极间隔物220和栅极结构上。钝化层250可以通过CVD工艺由氮化物基材料诸如硅氮化物或者硅氮氧化物形成。覆盖栅极结构的钝化层250的一部分可以用作栅极掩模。

参照图42，可以形成电连接到源极/漏极层230的有源接触265。

在示例实施方式中，钝化层250和下绝缘层235可以被部分地蚀刻以形成接触孔255，源极/漏极层230可以通过接触孔255被暴露。

在一些实施方式中，在执行用于形成接触孔255的蚀刻工艺的同时，源极/漏极层230的上部分可以被部分地去除。因此，接触孔255可以被部分地插入到源极/漏极层230的上部分。

在示例实施方式中，硅化物图案260可以形成在通过接触孔255暴露的源极/漏极层230的上部分处。例如，金属层可以形成在通过接触孔255暴露的源极/漏极层230上，然后可以在其上执行诸如退火工艺的热处理。接触源极/漏极层230的金属层的一部分可以通过热处理被转变为金属硅化物。金属层的未反应部分可以被去除以形成硅化物图案260。图42中示出的硅化物图案260可以相应于例如图24和25中示出的硅化物图案116。

金属层可以由例如钴或者镍形成。硅化物图案260可以包括例如钴硅化物或者镍硅化物。

在一些实施方式中，硅化物图案260可以从源极/漏极层230的顶表面突出以填充接触孔255的下部分。

在一些实施方式中，接触孔255可以与栅极间隔物220自对准。在这种情况下，栅极间隔物220的外侧壁可以通过接触孔255暴露。

随后，可以形成填充接触孔255的有源接触265。例如，充分地填充接触孔255的导电层可以形成在钝化层250上。导电层的上部分可以通过CMP工艺被平坦化直到钝化层250的顶表面可以被暴露以形成有源接触265。导电层可以由金属、金属氮化物、金属硅化物或者掺杂多晶硅形成。在一些实施方式中，在形成导电层之前，包括金属氮化物诸如钛氮化物的势垒层可以进一步沿接触孔255的内壁形成。

在一些实施方式中，栅极接触267可以形成在栅极结构上。栅极接触267可以穿过钝化层250形成以接触栅电极247的顶表面。

在一些实施方式中，栅极接触267和有源接触265可以通过基本上相同的蚀刻工艺和沉积工艺形成。

随后，可以执行用于形成逻辑半导体器件的布线电路的后段(BEOL)工艺。

参照图43，覆盖有源接触265和栅极接触267的第一绝缘中间层300可以形成在钝化层250上。电连接到有源接触265的第一接触310可以形成在第一绝缘中间层300中。

覆盖第一接触310的第二绝缘中间层320可以形成在第一绝缘中间层300上。电连接到第一接触310的下配线330可以形成在第二绝缘中间层320中。例如，如同还参照图1至15描述的，下配线330可以在第一方向上延伸，多个下配线330可以沿第二方向形成。水平布线可以通过下配线330实现。

第一和第二绝缘中间层300和320可以通过CVD工艺或者旋涂工艺由低k材料诸如硅氧化物或者硅氧烷基材料形成。

第一接触310和下配线330可以由金属例如铜、钨等等形成。

在一些实施方式中，下配线330可以通过自对准双图案化(SADP)工艺形成。例如，牺牲图案可以形成在第一绝缘中间层300上，间隔物可以形成在牺牲图案的侧壁上。随后，牺牲图案可以被去除。金属层可以形成在从其去除了牺牲图案的空间中以及间隔物之间的空间中以形成下配线330。

在一些实施方式中，下配线330可以通过双镶嵌工艺与第一接触310一起形成。例如，第二和第一绝缘中间层320和300可以被部分地去除以形成暴露有源接触265的通孔以及从通孔的上部分延伸的沟槽。通孔和沟槽可以通过例如镀铜工艺用金属填充以形成第一接触310和下配线330。

在一些示例实施方式中，在形成下配线330之前，如参照图9至15描述的，绝缘阻挡物可以形成在第一绝缘中间层300上。在这种情况下，下配线330可以通过绝缘阻挡物被分成多个段。

参照图44，覆盖下配线330的第三绝缘中间层340可以形成在第二绝缘中间层320上。第三绝缘中间层340可以利用与第一和第二绝缘中间层300和320基本上相同的材料和/或工艺形成。

在一些示例实施方式中，如同还参照图4至8描述的，延伸穿过第三至第一绝缘中间层340、320和300的贯穿接触350可以形成为电连接到栅极接触267。

例如，第三至第一绝缘中间层340、320和300可以被部分地蚀刻以形成至少部分地暴露栅极接触267的顶表面的通孔。金属层可以通过例如金属沉积工艺或者金属镀敷工艺形成在通孔中以形成贯穿接触350。

上配线360可以形成在第三绝缘中间层340上。如图44所示，上配线360可以经由贯穿接触350电连接到栅极接触267。如同还参照图1至15描述的，上配线360可以在第二方向上延伸，多个上配线360可以沿第一方向形成。逻辑半导体器件的垂直布线可以通过上配线360实现。

在一些示例实施方式中，连接上配线360和下配线330的第二接触可以进一步形成在第三绝缘中间层340中。

在一些实施方式中，上配线360可以通过SADP工艺形成，如上所述。在一些实施方式中，上配线360可以通过双镶嵌工艺与贯穿接触350一起形成。

图45、46和47是示出根据发明构思的示例实施方式的半导体器件的制造方法的截面图。

与参考图26至44说明的基本上相同或者类似的工艺的详细说明在这里被省略。

参照图45，可以执行与参考图26至42说明的基本上相同或者类似的工艺。

因此，在第一方向上延伸的有源图案205(包括有源鳍207)可以形成在基板200上，在第二方向上延伸的栅极结构可以形成在有源图案205上。栅极结构可以包括形成在一对栅极间隔物220之间的中间层240、栅绝缘图案243、缓冲图案245和栅电极247。

源极/漏极层230和硅化物图案260可以形成在有源鳍207的邻近于栅极结构的上部分处。有源接触265可以穿过钝化层250和第一下绝缘层237形成以接触硅化物图案260。

参照图46，覆盖有源接触265和栅极接触267的第二下绝缘层270可以形成在钝化层250上。第二下绝缘层270和第一下绝缘层237可以由基本上相同的硅氧化物形成。

电连接到有源接触265的子配线280可以形成在第二下绝缘层270中。例如，如同还参照图16至25描述的，子配线280可以电连接到多个有源接触265，并且可以在第一方向上延伸。多个子配线280可以沿第二方向形成。逻辑半导体器件的水平布线可以通过子配线280实现。

在一些示例实施方式中，子配线280可以通过例如三重镶嵌工艺与有源接触265和栅极接触267一起形成。

例如，第二下绝缘层270、钝化层250和第一下绝缘层237可以被蚀刻以形成暴露源极/漏极层230或者硅化物图案260的通孔以及与通孔的上部分一体地连接并在第一方向上延伸的沟槽。暴露栅电极247的顶表面并且延伸穿过第二下绝缘层270和钝化层250的接触孔也可以通过蚀刻工艺形成。

同时填充通孔、沟槽和接触孔的金属层可以通过金属镀敷工艺和/或金属沉积工艺形成，金属层的上部分可以被平坦化直到第二下绝缘层270的顶表面可以被暴露。因此，有源接触265和子配线280可以分别形成在通孔和沟槽中，也可以形成填充接触孔的栅极接触267。有源接触265和子配线280可以形成为基本上一体的或者整体的构件。

参照图47，覆盖子配线280的第一绝缘中间层300可以形成在第二下绝缘层270上。第一接触315可以穿过第一绝缘中间层300形成以接触栅极接触267的顶表面。

电连接到第一接触315的下配线335可以形成在第一绝缘中间层300上。

如同还参照图16至35描述的，下配线335可以在第二方向上延伸，多个下配线335可以沿第一方向形成。因此，可以通过下配线335实现逻辑半导体器件的垂直布线。

在一些实施方式中，下配线335可以经由第一接触315电连接到子配线280。

根据本发明构思的示例实施方式，通过例如后段(BEOL)工艺形成的配线可以设置在多个层，在每个层的配线可以设计为仅在一个方向延伸。因此，可以克服当在单个层形成配线以在不同方向延伸时导致的图案化工艺的分辨率极限以及工艺复杂性。下配线和上配线可以彼此交叉，并且可以连接到彼此使得可以实现双向配线构造。

以上是示例性的实施方式而不应理解为对其的限制。虽然已经描述了一些示例实施方式，但本领域技术人员将容易地理解，在示例实施方式中许多变型是可能的而不背离本发明构思的新颖教导和优点。因此，所有这样的变型旨在被包括在如权利要求所限定的本发明构思的范围内。在权利要求中，功能性条款旨在覆盖这里描述的执行所述功能的结构，不仅是结构等效物而且是等效结构。因此，将理解，以上是各种示例性示例实施方式并且不应理解为限于公开的特定示例实施方式，公开的示例实施方式的变型以及其他示例实施方式旨在被包括在所附权利要求的范围内。

本申请要求于2015年10月23日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0147869的优先权，其内容通过引用整体合并在此。