半导体器件及其形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。

背景技术：

在摩尔定律的预示下，晶体管的尺寸每18个月便缩小到原来的一半。随着CMOS电路线宽的不断缩小，栅极氧化层的厚度也在不断缩小，器件的高集成度和超薄的栅极氧化层使得器件能够提供更好的性能。

图1为现有的一种平面型半导体器件的结构示意图，如图1所示，现有的平面型半导体器件中，包括：由隔离结构12隔离开的有源区11；在所述有源区11中形成有源极S和漏极D；以及，形成横跨所述有源区11和所述隔离结构12的栅极结构13，所述栅极结构13下方的有源区11中形成所述器件的导电隔离沟槽。

随着半导体技术的发展，为实现器件的高集成度，半导体器件的尺寸逐渐缩减，相应的有源区11的宽度以及特征尺寸的也逐渐缩减，使晶体管中的栅极结构13具有较小的宽长比，进而导致器件不能够获得足够的驱动电流而导致驱动不足的问题。为改善由于有源区11宽度的缩减而带来的驱动不足的问题，目前可采用多步应力工程来提升载流子的迁移率，以使器件可获得足够的驱动电流。然而，随着有源区宽度的再次缩减，例如在20纳米以下的工艺中，由于器件沟道的缩短和栅极氧化层的进一步变薄，这种解决方式已经无法满足器件的需求。

技术实现要素：

本发明的目的在于提供一种半导体器件及其形成方法，以解决现有的半导体器件随着器件尺寸的不断缩减，导致器件的驱动电流不足的问题。

为解决上述技术问题，本发明提供一种半导体器件，包括一有源区以及位于所述有源区外围的隔离结构，其特征在于，所述有源区的表面为弧形。

可选的，所述有源区的宽度大于等于30nm。

可选的，所述半导体器件还包括一栅极结构，所述栅极结构横跨所述隔离结构和所述有源区。

可选的，所述有源区中形成有一源极和一漏极。

本发明的又一目的在于，提供一种半导体器件的形成方法，包括：

提供一半导体衬底，所述半导体衬底中具有一有源区，在所述有源区的半导体衬底上形成有一消耗层；于所述有源区的外围形成有一隔离沟槽；

执行回刻工艺，去除部分所述消耗层，暴露出部分所述有源区的半导体衬底表面；

执行热氧化工艺，在暴露出的所述半导体衬底的表面以及至少在靠近所述消耗层的隔离沟槽的侧壁上形成一氧化层；

执行刻蚀工艺，去除所述氧化层；

重复执行所述回刻工艺、热氧化工艺和刻蚀工艺，直至所述消耗层完全被去除，以在所述有源区的半导体衬底上形成一弧形表面。

可选的，所述消耗层采用低压化学气相沉积工艺形成。

可选的，所述消耗层为氮化硅层。

可选的，所述消耗层的厚度为50nm～80nm。

可选的，所述回刻工艺所采用的刻蚀剂包括热磷酸。

可选的，所述回刻工艺所采用的刻蚀剂还包括氨水、过氧化氢和超纯水的混合溶液。

可选的，所述热氧化工艺包括原位水汽生长工艺。

可选的，所述热氧化工艺的温度为1000℃～1200℃。

可选的，所述刻蚀工艺的刻蚀剂为氢氟酸溶液。

可选的，在完全去除所述消耗层之后，还包括：

执行外延工艺，在有源区的表面和沟槽中形成一外延层。

可选的，在完全去除所述消耗层之后，还包括：

对所述有源区的半导体衬底执行离子注入工艺，形成一源极和一漏极；

于所述隔离沟槽中充填隔离材料，形成隔离结构；以及，

在所述半导体衬底上形成一栅极结构。

在本发明提供的半导体器件中，其有源区的表面为弧形表面，进而可增加所述半导体器件的导电沟道的宽长比，因此，通过采用弧形表面的有源区，可在确保所述半导体器件的驱动电流的基础上，实现器件尺寸的进一步缩减。并且，在不改变半导体器件尺寸的基础上，通过采用弧形表面的有源区，增加了有源区的有效面积，有效提高了半导体器件的驱动电流，改善半导体器件的性能。

此外，在本发明提供的半导体器件的形成方法中，在平面晶体管工艺平台的基础上，结合传统的回刻工艺、热氧化工艺和刻蚀工艺，以在有源区的半导体衬底上形成一弧形表面。进而可通过简单的制作工艺，形成具有较优性能的半导体器件。

附图说明

图1为一种平面型半导体器件的结构示意图；

图2为一种Fin‐FET晶体管的结构示意图；

图3为本发明一实施例中的半导体器件的结构示意图；

图4为图3所示的本发明一实施例中的半导体器件的结构沿AA’方向的剖面图；

图5为本发明一实施例中的半导体器件的形成方法的流程示意图；

图6a‐6h为本发明一实施例中的半导体器件的形成方法在其制作过程中的剖面图。

具体实施方式

如背景技术所述，在平面晶体管工艺的基础上，随着特征尺寸的不断缩减，导致晶体管中的栅极具有较小的宽长比，进而无法满足器件的驱动电流。

尤其的，针对20纳米以下的工艺，为解决驱动不足的问题，通常可采用三维器件Fin-FET(Fin Field-Effect Transistor；鳍式场效晶体管)制作工艺。图2为一种Fin-FET晶体管的结构示意图，如图2所示，所述Fin-FET晶体管具有高深宽比的半导体鳍21，在半导体鳍21中形成晶体管的沟道(如图2中箭头标示所示)、源极和漏极。由于Fin-FET晶体管在利用有源区上表面作为导电沟道的同时，还利用了侧墙作为导电沟道，使得有效的沟道宽度大大增加，具有更高的栅极宽长比，增加了栅极对沟道的控制，能够抑制短沟道效应并增加驱动电流。

Fin‐FET工艺虽然能大大提升器件的驱动电流，然而，其设计和工艺却也比传统的平面晶体管复杂很多。除了半导体鳍的形成工艺难度很高之外，后续的栅极、接触孔等的形成都需要引入多道新工艺，使工艺步骤大大增加，导致制造Fin‐FET晶体管的成本也大大上升，并且由于工艺太过复杂，良率也维持在较低的水平。

有鉴于此，本发明提供了一种半导体器件，包括一有源区以及位于所述有源区外围的隔离结构，并且，所述有源区的表面为弧形。即，本发明中的半导体器件中通过采用弧形表面的有源区，一方面，可有效增加有源区的表面面积，进而增加了所形成的半导体器件的沟道宽长比，有利于提高了器件的驱动电流和器件性能；另一方面，还可在保证器件的驱动电流的基础上，进一步缩减有源区的尺寸，其与平面型半导体器件相比，可进一步提高器件的集成度。

此外，本发明还提供了一种采用传统工艺形成所述半导体器件的方法，与Fin‐FET工艺相比，本发明中的形成方法工艺更为简单，在实际制作过程中，可维持更高的产品良率。

以下结合附图和具体实施例对本发明提出的器件的形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图3为本发明一实施例中的半导体器件的结构示意图，图4为图3所示的本发明一实施例中的半导体器件的结构沿AA’方向的剖面图。结合图3和图4所示，所述半导体器件包括一有源区110以及位于所述有源区110外围的隔离结构120，并且，所述有源区110的表面为弧形。

继续参考图3所示，在具有弧形表面的有源区110中形成有源极S和漏极D。进一步的，在所述半导体器件还包括一栅极结构130，所述栅极结构130横跨所述有源区110和所述隔离结构120，进而在所述栅极130下方的有源区110中形成所述半导体器件的导电沟道(如图3中的箭头所示)。

即，本发明提供的半导体器件中，在不改变有源区110横向尺寸的基础上，通过采用弧形表面的有源区110，使有源区110表面的有效面积增加，进而提高了所述半导体器件的沟道宽长比，有利于改善器件的驱动电流和器件性能。例如，在平面型半导体器件的28nm纳米工艺中，所述有源区110的宽度需达到45nm以满足面积缩小的要求，这也意味着所述有源区110表面的有效宽度也为45nm。而在本发明提供的半导体器件的28nm纳米工艺中，虽然有源区110的宽度也为45nm，但是有源区110表面的有效宽度大于45nm，进而使得导电沟道的有效面积也显著增加；同时，在保证所述有源区表面的有效宽度也为45nm的情况下，所述有源区110的宽度还可进一步缩减，例如可将所述有源区110的宽度缩减为30nm。

本发明的又一目的在于，提供一种半导体器件的形成方法，包括：

提供一种半导体衬底，所述半导体衬底中具有一有源区，在所述有源区的半导体衬底上形成有一消耗层；在所述有源区的外围形成有一隔离沟槽；

执行回刻工艺，去除部分所述消耗层，暴露出部分所述有源区的半导体衬底表面；

执行热氧化工艺，在暴露出的所述有源区的半导体衬底表面以及靠近所述有源区的隔离沟槽的侧壁上形成一氧化层；

执行刻蚀工艺，去除所述氧化层；

重复执行所述回刻工艺、热氧化工艺和刻蚀工艺，直至所述消耗层完全被去除，以在所述有源区的半导体衬底上形成一弧形表面。

即，本发明提供的半导体器件的形成方法中，通过采用传统的回刻工艺、氧化工艺和刻蚀工艺，以在有源区的半导体衬底上形成一弧形表面。可见，本发明中的形成方法中，在平面晶体管工艺平台的基础上结合传统工艺，实现有源区的有效面积的增加，从而可提高器件的驱动电流和器件性能，其工艺更为简单，易于实现。

图5为本发明一实施例中的器件的形成方法的流程示意图，图6a‐6h为本发明一实施例中的器件的形成方法在其制作过程中的剖面图。以下结合图5和图6a‐6h所示，详细说明本实施例中的器件的形成方法。

首先，执行步骤S10，具体参考图6a和图6b所示，提供一半导体衬底210，所述半导体衬底210中具有一有源区300，在所述有源区300的半导体衬底210上形成有一消耗层220；于所述有源区300的外围形成有一隔离沟槽230。

本实施例中，所述半导体衬底210为硅衬底，所述消耗层220的材质可以为氮化硅。其中，所述消耗层220可采用低压化学气相沉积工艺形成，其厚度优选为50nm～80nm。

进一步的，所述隔离沟槽230的形成方法，可参考如下步骤形成：首先，在半导体衬底210上依次形成一消耗层220以及一硬掩膜层250，其中，所述硬掩膜层250的材质可以为氮氧化硅(SiON)；接着，执行光刻工艺形成图形化的硬掩膜层250，并以所述图形化的硬掩膜层250为掩膜，依次刻蚀所述消耗层220和所述半导体衬底210；接着，去除所述图形化的硬掩膜层250，形成如图6b所示的结构。其中，可采用干法刻蚀刻蚀所述消耗层220和所述半导体衬底210，例如为反应离子刻蚀(RIE)，其刻蚀气体可包括CF4，O2，CCL2F2，SF6中的一种或多种。具体的，所形成的隔离沟槽230的深度优选为250nm～450nm，其宽度优选为大于等于50nm。

可选的方案中，在去除所述硬掩膜层250之后，还包括执行湿法清洗工艺，以去除刻蚀过程中产生的聚合物等。所述湿法清洗可采用SPM清洗剂以及SC1清洗剂，所述SPM清洗剂为硫酸和双氧水的混合溶液，所述SC1清洗剂为氨水、过氧化氢及超纯水的混合溶液。其中，所述SPM清洗剂中，硫酸和双氧水的体积比优选为6:1；所述SC1清洗剂中，氨水、过氧化氢及超纯水的体积比优选为1:15:50。

继续参考图6a所示，在形成所述隔离沟槽230的过程中，还包括于所述有源区300的半导体衬底上110上形成一减反射层240，所述减反射层240形成于所述消耗层220和所述硬掩膜层250之间。进而，在执行光刻工艺以形成图形化的硬掩膜层250时，由于所述减反射层240的存在，可有效避免曝光过程中光线的发射，实现对所形成的硬掩膜层250尺寸的精确控制。在形成图形化的硬掩膜层250之后，再以所述图形化的硬掩膜层250为掩膜依次刻蚀所述减反射层240、所述消耗层220和所述半导体衬底210，并去除所述硬掩膜层250和所述减反射层240，以形成所述隔离沟槽230，其结构参考图6b所示。具体的，所述减反射层240可采用物理气相沉积工艺形成，其材质可以为非晶碳，其厚度优选为150nm～250nm。并且，可通过灰化工艺去除所述减反射层240，例如可采用氧气灰化所述减反射层240。

本实施例中，在所述有源区300的半导体衬底上还形成有一衬底氧化层260，所述消耗层220形成于所述衬底氧化层260上。其中，所述衬底氧化层260可以采用热氧化工艺形成，其厚度优选为3nm～10nm。在形成所述隔离沟槽230的过程中，所述衬底氧化层260与所述消耗层220同时被刻蚀。

接着，执行步骤S20，具体参考图6c所示，执行回刻工艺(Pull Back Etch)，去除部分所述消耗层220，暴露出部分所述有源区300的半导体衬底表面。可选的，所述回刻工艺的刻蚀剂包括热磷酸。优选的，所述回刻工艺的刻蚀剂还可包括SC1清洁液，所述SC1清洗剂由氨水、过氧化氢及超纯水混合形成，通过所述SC1清洗剂可有效去除在回刻工艺中形成的聚合物。

本实施例中，在所述半导体衬底210上形成有所述衬底氧化层260，在执行回刻工艺后，由于部分消耗层220被去除，使部分衬底氧化层260暴露出。此时，可通过刻蚀工艺去除暴露出的衬底氧化层260，具体可采用氢氟酸溶液刻蚀所述衬底氧化层260。

接着，执行步骤S30，具体参考图6d所示，执行热氧化工艺，在所述有源区300的半导体衬底表面以及至少在靠近所述有源区300的隔离沟槽230的侧壁上形成一氧化层270。由于热氧化法的工艺特性，暴露出的半导体衬底210表面会和氧结合形成氧化物，进而可消耗掉部分的半导体衬底材料；并且，在所述隔离沟槽230侧壁与有源区300表面的连接区域，可消耗掉更多的半导体衬底材料，并形成较厚的氧化层。即，在执行热氧化工艺后，有源区300边缘区域的半导体衬底材料的消耗量大于所述有源区300靠近中间区域的半导体衬底材料的消耗量。此外，半导体衬底的材料消耗量与所形成的氧化物的厚度成正比，因此，可通过控制热氧化工艺的时间或温度来控制半导体衬底的消耗量。可选的，所述热氧化工艺包括原位水汽生长工艺(ISSG)，其工艺温度优选为1000℃～1200℃。

接着，执行步骤S40，具体参考图6e所示，执行刻蚀工艺，去除所述氧化层270。如上所述，在执行热氧化工艺以形成的氧化层270时，有源区边缘区域的半导体衬底材料的消耗量大于所述有源区靠近中间区域的半导体衬底材料的消耗量，因此，在执行刻蚀工艺后，有源区300的边缘区域可形成一弧形表面。具体的，所述刻蚀工艺可采用湿法刻蚀，其刻蚀剂可以为氢氟酸溶液。

接着，执行步骤S50，判断所述消耗层220是否完全被去除。若所述消耗层220没有完全被去除，则返回步骤S20；若所述消耗层220已完全被去除，则继续执行半导体器件的后续工艺，以形成完整的半导体器件结构。即，重复执行所述回刻工艺、氧化工艺和刻蚀工艺，直至所述消耗层220完全被去除，进而可在所述半导体衬底上210形成一弧形表面。

如图6f所示，在执行多次的所述回刻工艺、热氧化工艺和刻蚀工艺的循环制程之后，所述消耗层被完全去除，此时，有源区300表面由于边缘比中间消耗更多的半导体衬底材料，因此，有源区边缘比有源区中间的高度更低，进而在所述有源区300的表面上形成弧形表面。此外，在实际的制作过程中，可根据实际需求，调整回刻工艺中一次回刻的刻蚀量以及回刻工艺的次数，以形成具有预定弧度的有源区表面。例如，在执行一次回刻工艺时，可设置其对所述消耗层的消耗量为5nm‐10nm。

本实施例中，在所述消耗层完全被去除之后，还包括执行步骤S60，具体参考图6g所示，执行外延工艺，以在有源区300的表面和隔离沟槽230中形成一外延层280。即，通过形成所述外延层280，以弥补在氧化工艺和刻蚀工艺之后的半导体衬底材料的消耗。本实施例中，所述半导体衬底210为硅衬底，因此，所述外延层280相应的为硅外延层。较佳的，可根据半导体衬底材料的消耗量，以形成相应厚度的所述外延层280。

接着，执行步骤S70，具体参见图6h所示，继续执行半导体器件的后续工艺，以完成半导体器件的制作。例如，对有源区300的半导体衬底执行离子注入工艺以形成一源极和一漏极、于所述隔离沟槽中充填隔离材料以形成隔离结构230’以及在半导体衬底210上形成栅极结构290等。

综上所述，本发明提供的半导体器件中，可在不改变有源区横向尺寸的基础上，通过采用弧形表面的有源区，增加导电沟道的有效面积，进而提高了所述半导体器件的沟道宽长比，有利于改善器件的驱动电流。并且，还可在保证器件的驱动电流的基础上，进一步缩减有源区的尺寸，使所述有源区的宽度可达到30nm，其与平面型半导体器件相比，可进一步提高器件的集成度。

此外，在本发明提供的半导体器件的形成方法中，通过采用传统的回刻工艺、氧化工艺和刻蚀工艺，进而可在有源区的半导体衬底上形成一弧形表面，实现在较为简单的工艺条件下，形成具有较优性能的半导体器件。与Fin‐FET工艺相比，本发明中的形成方法工艺更为简单，在实际制作过程中，可维持更高的产品良率，

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。