衬底及外延片的制作方法

本实用新型涉及一种半导体器件，特别是一种衬底及外延片。

背景技术：

对于半导体器件来说，需要外延层具有较高质量的晶体结构，而且对外延层的厚度、导电类型、电阻率及电阻均匀性等方面均有一定的要求。而半导体的电阻率一般随着温度、掺杂浓度、磁场强度及光照强度等因素的变化而改变。

在半导体领域，电路与电子元件需要在外延片上制作完成，不同的应用如MOS型中PMOS、NMOS、CMOS和双极型中饱和型和非饱和型。随着集成电路设计朝向轻、薄、短、小及省电化的发展趋势，行动通讯、信息家电等产品无不力求节约能源消耗，对于外延片类产品的要求也不断提高。解决外延片电阻率的变化分布问题，不仅可以满足外延片轻、薄、小、省电发展趋势，还可以提高外延片后道电子元件的使用率，有效降低客户端的产品成本。

现有技术中的外延片生产过程中，普遍存在着自掺杂现象。自掺杂，是由于热蒸发或者化学反应的副产物对衬底的扩散，衬底中的硅及杂质进入气相，改变了气相中的掺杂成分和浓度，从而导致了外延层中的杂质实际分布偏离理想情况的现象。按产生的原因，自掺杂可分为气相自掺杂、固相外扩散及系统自掺杂。气相自掺杂的掺杂物主要来自晶圆的背面和边缘固相外扩散。固相外扩散的掺杂物主要来自衬底的扩散，掺杂物在衬底与外延层的接触面由衬底扩散至外延层。系统自掺杂的掺杂物来自气体晶片，石墨盘和反应炉腔体等外延片生产装置的内部。由自掺杂的产生原因可看出，外延片生产过程中，尤其是气相外延的生产方法中，自掺杂现象难以避免。

又由于，衬底中的杂质与外延层的杂质的互相扩散，降低了外延层的电阻均匀性。如何提供一种可降低外延层生产过程中的自扩散衬底，以改善外延层电阻率均匀性，一向是业内比较难以克服的问题。

图1示出了现有技术中的一种外延片。由于自掺杂的影响，一般情况下，①处相对于外圈电阻率最高，②、③、④、⑤处次之，最边缘的⑥、⑦、⑧、⑨处阻值相对更低。另外，在有些情况下也会存在边缘处电阻率高于靠近圆心处电阻率的情况。衡量电阻均匀性的标准通过计算公式可算出，计算公式:电阻率均匀性＝(MAX-MIN)*100％/(MAX+MIN),MAX为9个点中最大电阻率数值，MIN为9个点中最小电阻率数值。通过此计算公式计算得出的均匀性数值越小，则其均匀性越高，外延片质量越高。

目前，对于外延片的电阻率均匀性可以接受范围小于5％。而现有技术中的外延片，其电阻率均匀性最低也仅能达到2.5％，按照现有技术生产，电阻率均匀性数值难以再降低。

技术实现要素：

本实用新型的目的之一是为了克服现有技术中的不足，提供一种电阻率均匀性得到提升的衬底及外延片。

为实现以上目的，本实用新型通过以下技术方案实现：

本实用新型提供一种衬底。所述衬底包括衬底本体及本征硅层。所述本征硅层铺设在所述衬底本体的上表面上。所述本征硅层的上表面用于铺设外延层。

优选地，所述本征硅层的厚度为0.5-1μm。

优选地，所述本征硅层的厚度设置与所述衬底本体的厚度呈正相关。

优选地，所述衬底本体为N型。

优选地，所述衬底本体掺杂有砷、磷及锑中的至少一种。

优选地，所述衬底本体为重掺砷衬底本体。

优选地，所述本征硅层由三氯硅烷与氢气反应生成。

本实用新型还提供一种外延片。所述外延片包括外延层及如前述中任一项所述的衬底。所述外延层铺设在所述本征硅层的上表面。

优选地，所述外延层的制备温度为1020-1040℃。

优选地，所述外延层的成长速率为0.5-1μm/min。

本实用新型还提供一种绝缘栅双极型晶体管。所述绝缘栅双极型晶体管包括所述外延片。所述外延片包括外延层及衬底。所述衬底包括衬底本体及本征硅层。所述本征硅层铺设在所述衬底本体的上表面上。所述外延层铺设在所述本征硅层的上表面。

与现有技术相比，本实用新型衬底通过在衬底本体的上表面设置本征硅层，可将衬底本体与外延层隔开，从而避免衬底本体与外延层之间产生自掺杂问题。因而，所述衬底能够防止衬底本体中的掺杂剂进入外延层，可提高外延层平坦区以改善电阻率均匀性。

另外，相较于未设置本征硅层的衬底，在生长外延层时，本征层的生长速率提高1倍、温度可降低20℃，且仍能够生产出电阻均匀性更高的外延层。因此，使用本实用新型中的方法生产的新型衬底，制造外延片时更加节能。

本实用新型外延层的电阻率均匀性可以做到小于1.5％。相比于未使用本实用新型的新型外延技术生产的外延层，本实用新型中的外延层电阻率均匀性可降低1个百分点。使用本实用新型中的新型外延技术，可降低后续生产成本，提高产品品质。另外，所述外延片增加了平坦区SRP曲线。

附图说明

图1为现有技术中的一种外延片的结构示意图。

图2为本实用新型提供的一种衬底的结构示意图。

图3为本实用新型提供的一种外延片的结构示意图。

图4为图3示出的外延片进行扩展电阻测试的曲线图。

具体实施方式

下面结合附图对本实用新型进行详细的描述：

实施例一：

请参阅图2，其为本实用新型提供的一种衬底11。所述衬底11包括衬底本体1及本征硅层2。所述本征硅层2铺设在所述衬底本体1的上表面上。所述本征硅层2的上表面用于铺设下述外延层3。

所述衬底本体1，也称为基板。衬底本体1与外延3层的主体构成的元素相同，均为硅。掺杂剂主要有N型元素。N型元素包括砷(AS)、锑(Sb)和磷(PH)。也即是，所述衬底本体1掺杂有砷、锑及磷中的至少一种。为了提升性能，在本实施例中，所述衬底本体1为重掺砷衬底本体。可以理解地是，所述“重掺”，即重掺杂，与轻掺相对。

所述本征硅层2，由本征半导体制成片状。本征硅层2，也可以称之为单晶硅层。本征半导体指完全不含杂质且无晶格缺陷的纯净半导体称为本征半导体。可以理解的是，实际半导体不能绝对地纯净，本征半导体一般是指导电主要由材料的本征激发决定的纯净半导体。更通俗地讲，完全纯净的半导体称为本征半导体或I型半导体。硅和锗都是四价元素，其原子核最外层有四个价电子。它们都是由同一种原子构成的“单晶体”，属于本征半导体。在本实施例中，所述本征硅层2由三氯硅烷与氢气反应生成。即，反应生成的单晶硅沉积在衬底本体1的上表面形成所述本征硅层2。所述本征硅层2的具体厚度可根据下述外延片10的总体厚度、衬底本体1的厚度确定。衬底本体1厚度越高，则本征硅层2也越厚，即所述本征硅层2的厚度设置与所述衬底本体1的厚度呈正相关。在本实施例中，所述本征硅层2的厚度为0.5-1μm(微米)。所述本征硅层2的上表面用于铺设下述外延层3，也即是所述本征硅层2的上表面用于生长外延层3。

实施例二：

请参阅图3，其为本实用新型提供的一种外延片10。所述外延片10包括外延层3及如实施例一记载的所述衬底11。所述衬底11包括衬底本体1及本征硅层2。所述本征硅层2铺设在所述衬底本体1的上表面上。所述外延层3铺设在所述本征硅层2的上表面。

为了获得较更加均匀的电阻性能，所述外延层3的制备温度可以为1020-1040℃。所述外延层3的生成速率为0.5-1μm/min(微米/分钟)。

下面将结合下述表格说明所述外延片10与为设置所述本征硅层2的对照实施方式在分别同时四种制备方式下的性能参数：

说明的是，每一组对比中，均选用统一批次生产的两排衬底本体1。本实用新型在所述衬底本体1上铺设所述本征硅层2后，再在所述本征硅层2上生长外延层3。对比实施方式为，在衬底本体上直接生长外延层。上述两种方式的外延层生长工艺、条件均相同。

实施例三：

在本实施例中，在制备条件一为：在外延层的制备温度同为1020℃、生成速率为0.5μm/min时，所述外延片10与对比实施方式一(没有设置本征硅层的传统外延片)的比较得到的下表。

表1：

实施例四：

在本实施例中，在制备条件二为：在外延层的制备温度同为1020℃、生成速率为1μm/min时，所述外延片10与对比实施方式二(没有设置本征硅层的传统外延片)的比较得到的下表。

表2：

实施例五：

在本实施例中，在制备条件三为：在外延层的制备温度同为1040℃、生成速率为0.5μm/min时，所述外延片10与对比实施方式三(没有设置本征硅层的传统外延片)的比较得到的下表。

表3：

实施例六：

在本实施例中，在制备条件四为：在外延层的制备温度同为1040℃、生成速率为1μm/min时，所述外延片10与对比实施方式四(没有设置本征硅层的传统外延片)的比较得到的下表。

表4：

实施例七：

在本实施例中，在所述衬底本体为重掺磷衬底本体时，所述外延片10在制备条件为在外延层的制备温度为1040℃、生成速率为0.5μm/min(制备条件三)时，及所述外延片10在制备条件为外延层的制备温度同为1040℃、生成速率为1μm/min(制备条件四)时，与对比实施方式4(制备条件四)相比较得到的下表。

表5：

注：表1-表5中，点1-点9列分别表示对应于如图1示出的9个点的位置的电阻率。AVE列表示这九个点处的电阻率平均值。UNI列表示电阻均匀性，即按照电阻率均匀性公式：电阻率均匀性＝(MAX-MIN)*100％/(MAX+MIN)计算的数值。

从表5数据可以看出，在同样使用本实用新型中的制备条件所生产外延片10时，在更低的温度及更快的成长速率下可获得电阻率均匀性更好的外延层3。在相同的温度下，使用本实用新型的制备方式，可比使用现有的方式制造的外延层3的电阻率均匀性更好。

请参阅图4，其为本实用新型外延片10的与对比实施例4生产的外延片的SRP(spreading resistance profile，扩散电阻技术)图。从图4中可看出，本实用新型外延片10的外延层3的SRP曲线更加平坦。

通过上述实验比对，本实用新型外延片10通过在衬底本体1与外延层3之间设置本征硅层2，可将衬底本体1中的掺杂剂封闭在其内，可防止外延时挥发而产生自掺杂现象。无论是掺磷、锑，还是掺硼，本实用新型均可起到以上有益效果。无论是重掺衬底本体、轻掺衬底本体，均具有改善外延层电阻均匀性的效果，且可将电阻率均匀性数据降低至少一个百分点。

以上仅为本实用新型较佳的实施例，并不用于局限本实用新型的保护范围，任何在本实用新型精神内的修改、等同替换或改进等，都涵盖在本实用新型的权利要求范围内。