具有外延结构的半导体元件及其制作方法与流程

本发明涉及一种具有外延结构的半导体元件及其制作方法，尤其是涉及一种选择性应力系统(selective strain scheme，SSS)的外延半导体结构及其制作方法。

背景技术：

外延(epitaxial)结构广泛地用于半导体制作工艺中，举例来说，现有技术常利用选择性外延成长(selective epitaxial growth，以下简称为SEG)技术于一单晶基板内形成一晶格排列与基板相同的外延结构，例如硅锗(silicon germanium，SiGe)外延结构，作为增高式源极/漏极(raised source/drain)，或者嵌入式源极/漏极(recessed source/drain)。利用硅锗外延结构的晶格常数(lattice constant)大于硅基板晶格的特点，硅锗外延结构对MOS晶体管的通道区产生应力，故可增加通道区的载流子迁移率(carrier mobility)，并用于增加MOS晶体管的速度。也因此，利用SEG技术形成的外延结构成为选择性应力系统的选项之一。

利用外延结构作为源极/漏极固然可有效提升元件效能，但外延结构的制作大大地增加了半导体制作工艺的复杂度以及制作工艺控制的困难度。此外，外延源极/漏极提供的应力是否能正确且有效率地指向并施加于通道区域等问题，一直在增加具有外延结构的半导体元件在设计与制作上的难度。

由此可知，外延结构的存在虽可有效增进元件效能，然而随着半导体制作工艺与产品的复杂度不断提升，业界仍不断地面对挑战。

技术实现要素：

因此，本发明的一目的在于提供一种具有外延结构的半导体元件，且该半导体元件的外延结构可有效率地对通道区域提供应力。

根据本发明所提供的一种具有外延结构的半导体元件的制作方法。该制 作方法首先提供一基底，该基底上形成有多个栅极结构，且该等栅极结构的侧壁分别形成有一间隙壁。接下来，进行一第一蚀刻制作工艺，用以于该等间隙壁两侧分别形成一第一凹槽。在该第一蚀刻制作工艺之后对该等第一凹槽进行一离子注入制作工艺，并且于该离子注入制作工艺之后进行一第二蚀刻制作工艺，用以拓宽该等第一凹槽并分别形成一加宽后第一凹槽，以及于该等加宽后第一凹槽的底部分别形成一第二凹槽。在形成该等加宽后第一凹槽与该等第二凹槽之后，在该等加宽后第一凹槽与该等第二凹槽内形成一外延结构。

本发明另提供一种包含外延结构的半导体元件，该半导体元件包含有一基底、一形成于该基底上的栅极结构、一形成于该栅极结构的侧壁的间隙壁、以及多个复Σ形(hyper-sigma shaped)外延应力件(epitaxial stressor)，分别形成于该栅极结构与该间隙壁两侧的该基底内。该基底包含有一第一半导体材料，该等复Σ形外延应力件分别包含该第一半导体材料与一第二半导体材料，且该第二半导体材料的晶格系数不同于该第一半导体材料的晶格系数。该等复Σ形外延应力件分别还包含一第一部分、一第二部分、与一实体连接该第一部分与该第二部分的颈部，该第一部分包含有一对第一尖角(tip)，该第二部分包含有一对第二尖角，且该等第一尖角与该等第二尖角在一剖面视角中指向该栅极结构。该颈部包含有一形成于该第一部分内的第一斜面与一形成该第二部分内的第二斜面。

本发明还提供一种包含外延结构的半导体元件，该半导体元件包含有一基底、一形成于该基底上的栅极结构、一形成于该栅极结构的侧壁的间隙壁、以及多个分别形成于该栅极结构与该间隙壁两侧的该基底内的外延应力件。该基底包含有一第一半导体材料，而该等外延应力件分别包含该第一半导体材料与一第二半导体材料，且该第二半导体材料的晶格系数不同于该第一半导体材料的晶格系数。该等外延应力件分别还包含一对第一尖角与一对第二尖角，该等第一尖角该等第二尖角在一剖面视角中指向该栅极结构，且该等第一尖角与该等第二尖角与该基底的表面的垂直距离都小于450埃。

本发明所提供的具有外延结构的半导体元件，是利用两次的蚀刻制作工艺以及两次蚀刻制作工艺间隔中的离子注入制作工艺形成具有至少二对尖角的外延结构，且此外延结构的二对尖角指向通道区域。更重要的是，由于本发明所提供的复Σ形外延应力件具有至少二对指向通道区域的尖角，因此 本发明所能提供的应力远大于现有技术。另外，由于外延结构的尖角深度都小于450埃，因此外延结构所提供的应力可在有效范围内施加于半导体元件的通道区域。简单地说，根据本发明所提供的具有外延结构的半导体元件，作为应力供应者的外延结构可有效率地对通道区域提供更多的应力，最终大幅提升半导体元件的效能。

附图说明

图1为本发明所提供的具有外延结构的半导体元件的制作方法的一优选实施例的流程示意图；

图2至图7为该优选实施例所提供的具有外延结构的半导体结构的制作方法的示意图；

图8为本发明所提供的具有外延结构的半导体元件的制作方法的一变化型的示意图。

主要元件符号说明

1 具有外延结构的半导体元件的制作方法

S10 提供一基底，该基底上形成有多个栅极结构，且该等栅极结构的侧壁分别形成有一间隙壁

S12 进行一第一蚀刻制作工艺，用以于该等间隙壁两侧分别形成一第一凹槽

S14 对该等第一凹槽进行一离子注入制作工艺

S16 进行一第二蚀刻制作工艺，用以拓宽该等第一凹槽并分别形成一加宽后第一凹槽，以及于该等加宽后第一凹槽的底部分别形成一第二凹槽

S18 于该等加宽后第一凹槽与该等第二凹槽内形成一外延结构

100 基底

100S 基底表面

110 栅极结构

110C 通道区域

112 栅极介电层

114 栅极导电层

116 覆盖层

118 轻掺杂漏极

120 间隙壁

130 第一蚀刻制作工艺、干蚀刻步骤

132 第一蚀刻制作工艺、湿蚀刻步骤

140 第一凹槽

150 离子注入制作工艺

160 第二蚀刻制作工艺、干蚀刻步骤

162 第二蚀刻制作工艺、湿蚀刻步骤

170 加宽后第一凹槽

172 第二凹槽

172B 第二凹槽底部

180、180’ 复Σ形外延应力件

180a 第一部分

180b 第二部分

180c 第三部分

182a 第一尖角

182b 第二尖角

182c 第三尖角

184 颈部

186a 第一上斜面

186b 第二上斜面

188a 第一下斜面

188b 第二下斜面

D_R1 第一凹槽深度

D_R2 第二凹槽深度

W₁ 加宽后第一凹槽最宽度、第一对尖角彼此距离

W₂ 第二凹槽最宽度、第二对尖角彼此距离

W₃ 第三对尖角彼此距离

S_N 颈部与栅极结构水平距离

S₁ 第一尖角与栅极结构水平距离

S₂ 第二尖角与栅极结构水平距离

D_T1 第一尖角与基底表面垂直距离

D_T2 第二尖角与基底表面垂直距离

D_T3 第三尖角与基底表面垂直距离

n 法线

θ 离子注入制作工艺入射方向与法线夹角

具体实施方式

熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本发明的特征，故以下公开的附图并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的附图是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的公开不应指限定于已下图是公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。

此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件“上”，是指该组成元件直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件被称为直都形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所揭露的当某一组成元件“形成”在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。

另外，本发明中所使用的用语如“底部”、“下方”、“上方”、“顶部”等，是用以描述附图中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的“上方”即成为“下方”。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位而定。

请参阅图1至图7，其中图1为本发明所提供的具有外延结构的半导体元件的制作方法的一优选实施例的流程示意图，而图2至图7为本优选实施例所提供的具有外延结构的半导体结构的制作方法的示意图。首先请参阅图1。根据本优选实施例所提供的制作方法1，首先进行步骤S10：

步骤S10：提供一基底，该基底上形成有多个栅极结构，且该等栅极结构的侧壁分别形成有一间隙壁

同时参阅图2。本优选实施例首先提供一基底100，基底100包含有一第一半导体材料，第一半导体材料可以是硅、锗、III-V族化合物(compound)、或者是II-VI族化合物。在本优选实施例中，第一半导体材料优选为硅，然而不限于此。另外，在本优选实施例中，基底100可以是一块硅(bulk)基底，且可具有(100)晶面(crystal plane)。基底100上形成有多个栅极结构110，栅极结构110主要包含一栅极介电层112、一栅极导电层114与一覆盖层116，由下而上堆叠于基底100上。如熟悉该项技术的人士所知，覆盖层116覆盖于栅极导电层114上，用以于后续进行的各光刻制作工艺、离子注入制作工艺、蚀刻制作工艺或任何必需的清洗制作工艺中保护栅极导电层114，避免栅极导电层114在上述制作工艺中受到伤害。栅极结构110两侧的基底100内分别形成有一轻掺杂漏极(lightly-doped drain，LDD)118；而栅极结构110的侧壁上，则分别形成有一间隙壁120，间隙壁120优选为一复合膜层。间隙壁120于完成LDD 118的制作后，形成于栅极结构110的侧壁上，其可在后续制作工艺中保护栅极结构110的侧壁，并用以定义后续欲形成的源极/漏极的预定形成位置。

根据本优选实施例所提供的制作方法1，接下来进行步骤S12：

步骤S12：进行一第一蚀刻制作工艺，用以于该等间隙壁两侧分别形成一第一凹槽

请同时参阅图3。接下来，是进行一第一蚀刻制作工艺130/132，用以于间隙壁120两侧分别形成一第一凹槽140。首先需注意的是，第一蚀刻制作工艺130/132为一二步骤蚀刻制作工艺，其依序包含一干蚀刻步骤130与一湿蚀刻步骤132，且湿蚀刻步骤132包含氢氧化四甲基铵(Tetramethylammonium hydroxide，以下简称为TMAH)。在第一蚀刻制作工艺130/132中，干蚀刻步骤130主要对第一凹槽140的深度影响较大：在干蚀刻步骤130之中，对间隙壁120两侧的基底100的蚀刻深度约为200埃(angstrom，)，但不限于此。而在第一蚀刻制作工艺130/132中，湿蚀刻步骤132对基底100的(111)晶面的蚀刻率较高，因此湿蚀刻步骤132主要是侧向蚀刻基底100。然而仍需注意的是，虽然湿蚀刻步骤132主要对第一凹槽140的宽度影响较大，但其对第一凹槽140的深度也有贡献：在湿蚀刻步骤132之中，对间隙壁120两侧的基底100的蚀刻深度约为但不限于此。因此，如图3所示，通过第一蚀刻制作工艺130/132所形成的第一凹槽140 具有一深度D_R1，且深度D_R1约为但不限于此。

根据本优选实施例所提供的制作方法1，接下来进行步骤S14：

步骤S14：对该等第一凹槽进行一离子注入制作工艺

请同时参阅图4。在第一蚀刻制作工艺130/132之后，对第一凹槽140进行一离子注入制作工艺150。离子注入制作工艺150可包含氟化硼((boron fluoride，以下简称为BF)，且BF的浓度为2.5E14。另外，离子注入制作工艺150具有一入射方向，而此入射方向与基底100表面的法线n具有一夹角θ，且夹角θ为25度，但不限于此。

根据本优选实施例所提供的制作方法1，接下来进行步骤S16：

步骤S16：进行一第二蚀刻制作工艺，用以拓宽该等第一凹槽并分别形成一加宽后第一凹槽，以及于该等加宽后第一凹槽的底部分别形成一第二凹槽

请同时参阅图5。在离子注入制作工艺150之后，进行一第二蚀刻制作工艺160/162，用以拓宽第一凹槽140并分别形成一加宽后第一凹槽170，以及于加宽后第一凹槽170的底部分别形成一第二凹槽172。首先需注意的是，第二蚀刻制作工艺160/162也为一二步骤蚀刻制作工艺，其依序包含一干蚀刻步骤160与一湿蚀刻步骤162，且湿蚀刻步骤162也包含TMAH。值得注意的是，由于离子注入制作工艺150是将BF注入进入第一凹槽140，因而改变了第一凹槽140底部材料的蚀刻率。因此，在第二蚀刻制作工艺160/162中，干蚀刻步骤160向下蚀刻的蚀刻深度为但不限于此。而在第二蚀刻制作工艺160/162中，湿蚀刻步骤162对基底100的(111)晶面的蚀刻率较高，因此湿蚀刻步骤162主要是侧向蚀刻基底100，使得第一凹槽140的宽度增加。然而，湿蚀刻步骤162仍然具有向下蚀刻的能力，且其向下蚀刻的蚀刻深度约为但不限于此。如图5所示，在第二蚀刻制作工艺160/162之后，在基底100内形成加宽后第一凹槽170以及形成于加宽后第一凹槽170底部的第二凹槽172。第二凹槽172的底部172B具有一深度D_R2，且深度D_R2即为第二凹槽172的底部172B与基底100的表面100S的垂直距离。在本优选实施例中，深度D_R2可小于例如可以是但不限于此。此外如图5所示，第二凹槽172的底部172B与基底100的表面100S的垂直距离(即深度D_R2)大于第一凹槽140的底部140B与基底100的表面100S的垂直距离(即深度D_R1)。此外，为凸显第一凹槽140 与加宽后第一凹槽170/第二凹槽172的差异，图5中更以虚线表示出原第一凹槽140形成的位置。如图5所示，第一凹槽140的深度D_R1，即第一蚀刻制作工艺130/132所蚀刻的深度约为而第二蚀刻制作工艺160/162所蚀刻的深度约为换句话说，第一蚀刻制作工艺130/132所蚀刻的深度大于第二蚀刻制作工艺160/162所蚀刻的深度。另外需注意的是，加宽后第一凹槽170包含一第一最宽度W₁，而第二凹槽172包含一第二最宽度W₂，且图5所示，第一最宽度W₁大于该第二最宽度W₂。

根据本优选实施例所提供的制作方法1，接下来进行步骤S18：

步骤S18：在该等加宽后第一凹槽与该等第二凹槽内形成一外延结构

请同时参阅图6。接下来，进行一SEG方法，以于加宽后第一凹槽170与第二凹槽172内形成一外延层180，且外延层180填满加宽后第一凹槽170与第二凹槽172。熟悉该项技术的人士应知，在进行SEG方法时，外延层180沿着凹槽170/172的各表面成长。因此，本优选实施例中外延层180沿着凹槽170/172的底部172B与各斜侧壁向上成长，至终形成如图6所示的具有复Σ形的外延层180。值得注意的是，由于凹槽170/172具有平坦的底部172B，因此外延层180也据此获得一平坦底部。外延层180包含前述的第一半导体材料(即硅)以及一第二半导体材料，且第二半导体材料的晶格系数(lattice constant)不同于第一半导体材料的晶格系数。此外，第二半导体材料可依据电性要求(p型或n型)而不同。举例来说，在本优选实施例中，第二半导体材料为锗。由于这些复Σ形外延层180晶格系数不同于其周边的基底100材料的晶格系数，复Σ形外延层180可作为应力件。也就是说，本优选实施例于栅极结构110与间隙壁120两侧分别提供一复Σ形外延应力件180。

请另外参阅图7，图7为图6中复Σ形外延应力件180的放大示意图。如图7所示，复Σ形外延应力件180包含有一第一部分180a与一第二部分180b，第二部分180b形成于第一部分180a下方，且第一部分180a可突出于基底的表面100S。第一部分180a包含有一对第一尖角(tip)182a，且第一尖角182a在一剖面视角中指向栅极结构110；第二部分180b包含有一对第二尖角182b，且第二尖角在剖面视角中也指向栅极结构110。第一尖角182a之间的距离也就是前述的加宽后第一凹槽170的第一最宽度W₁，而第二尖角182b之间的距离也就是前述的第二凹槽172的第二最宽度W₂，因此第一 尖角182a之间的距离W₁大于第二尖角182b之间的距离W₂。更重要的是，第一尖角182a与第二尖角182b与基底100的表面100S的垂直距离D_T1、D_T2都小于450埃。如图6与图7所示，复Σ形外延应力件180还包含一颈部184，实体连接该第一部分180a与第二部分180b。更详细地说，第一部分180a包含有一第一上斜面186a与一第一下斜面188a，而第二部分180b包含有一第二上斜面186b与一第二下斜面188b。如图6与图7所示，复Σ形外延应力件180的颈部184包含第一部分180a的第一下斜面188a与第二部分180b的第二上斜面186b。换句话说，第一部分180a的第一下斜面188a与第二部分180b的第二上斜面186b在颈部184实体连接。在本优选实施例中，颈部184与栅极结构110的水平距离S_N小于但不限于此。

请继续参阅图6与图7。外延层180的第二半导体材料包含有浓度(即锗浓度)，且浓度可由下而上由0％逐渐提升至大于50％。然而需注意的是，第一尖角182a与第二尖角182b所包含的第二半导体材料浓度大于50％。另外须注意的是，一般说来，当外延结构中的锗浓度大于38％，外延结构内即易发生差排(dislocation)缺陷，差排缺陷降低了外延结构所能提供的应力。但在本优选实施例，由于复Σ形外延应力件180的生成是由凹槽170/172的平坦底部与斜侧面长成，因此在最终获得的复Σ形外延应力件180中，即使锗浓度大于50％，复Σ形外延应力件180也未发生差排缺陷。也就是说，本优选实施例的复Σ形外延应力件180具有良好的成长结果以及应有的应力。

请仍然参阅图7。根据本优选实施例，复Σ形外延应力件180中垂直距离最接近通道区域110C的第一尖角182a与栅极结构110的水平距离S₁为因此复Σ形外延应力件180所提供的应力可更有效地施加于通道区域110C。然而，熟悉该项技术的人士应知第一尖角182a与栅极结构110的水平距离S₁可通过调整前述湿蚀刻步骤132/162的参数调整，故不限于此。另外，本优选实施例中复Σ形外延应力件180的第二尖角182b与栅极结构110的水平距离S₂可以是但不限于此。由于本优选实施例所提供的复Σ形外延应力件180具有至少二对尖角182a/182b，且这二对尖角182a/182b都指向通道区域110C，因此本优选实施例的复Σ形外延应力件180可提供的应力远大于现有技术。另外，由于复Σ形外延应力件180的尖角182a/182b深度D_T1/D_T2都小于450埃，因此复Σ形外延应力件180所提供的应力可在有效范围内施加于半导体元件的通道区域110C。

请重新参阅图1与图8，其中图8为本优选实施例的一变化型示意图。如图1与图8所示，根据本变化型，在具有外延结构的半导体元件的制作方法1中的步骤S14与步骤16可重复进行。也就是说，离子注入制作工艺150与第二蚀刻制作工艺160/162是于第一蚀刻制作工艺130/132之后可依需要重复进行。举例来说，在本变化型中离子注入制作工艺150与第二蚀刻制作工艺160/162即重复进行一次，而再度加宽第一凹槽，同时加宽第二凹槽，并于第二凹槽底部形成一第三凹槽(图未示)。值得注意的是，第三凹槽的最宽部分与基底100的表面100S的垂直距离不可大于为确保此一条件，可调整第一蚀刻制作工艺130/132中对深度影响较大的干蚀刻步骤130，与第二蚀刻制作工艺160/162中对深度影响较大的干蚀刻步骤160的制作工艺参数，举例来说可缩减制作工艺时间，使得在经历三次干蚀刻步骤后，最终凹槽的深度不致超过预定深度。

请参阅图8。根据本变化型，在依序进行第一蚀刻制作工艺130/132、离子注入制作工艺150、第二蚀刻制作工艺160/162、离子注入制作工艺150与第二蚀刻制作工艺160/162之后，可进行一SEG方法，以于最终获得的凹槽形成一复Σ形外延应力件180’。如图8所示，复Σ形外延应力件180’包含有一第一部分180a、一第二部分180b与一第三部分180c，第三部分180c形成于复Σ形外延应力件180’最下方，第二部分180b则夹设于第一部分180a与第三部分180c之间，而第一部分180a可突出于基底的表面100S。第一部分180a包含有一对第一尖角182a，且第一尖角182a在一剖面视角中指向栅极结构110；第二部分180b包含有一对第二尖角182b，且第二尖角182b在剖面视角中也指向栅极结构110；同理第三部分180c包含有一对第三尖角182c，且第三尖角182c在剖面视角中也指向栅极结构110。如图8所示，第一尖角182a之间的距离W₁大于第二尖角182b之间的距离W₂，而第二尖角182b之间的距离W₂大于第三尖角182c之间的距离W₃。更重要的是，第一尖角182a、第二尖角182b、与第三尖角182c与基底100的表面100S的垂直距离D_T1、D_T2、D_T3都小于450埃。由于复Σ形应力件180’具有更多指向栅极结构110的尖角182a/182b/182c，故复Σ形应力件180’可对通道区域110C提供更多的应力。此外，且这些尖角182a/182b/182c与基底的表面100S的垂直距离D_T1、D_T2、D_T3都小于450埃，故复Σ形应力件180’所提供的应力可有效地施加于通道区域110C。

综上所述，根据本发明所提供的具有外延结构的半导体元件，利用两次的蚀刻制作工艺以及两次蚀刻制作工艺间隔中的离子注入制作工艺形成具有至少二对尖角的外延结构，且此外延结构的二对尖角都指向通道区域。更重要的是，由于本发明所提供的复Σ形外延应力件具有至少二对指向通道区域的尖角，因此本发明所能提供的应力远大于现有技术。另外，由于外延结构的尖角深度都小于450埃，因此外延结构所提供的应力可在有效范围内施加于半导体元件的通道区域。简单地说，根据本发明所提供的具有外延结构的半导体元件，作为应力供应者的外延结构可有效率地对通道区域提供更多的应力，最终大幅提升半导体元件的效能。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。