半导体器件及其形成方法与流程

本发明涉及ic(integratedcircuits，集成电路)，尤其涉及一种能够高电压操作的半导体器件及其形成方法。

背景技术：

近年来，随着对高电压器件(诸如功率半导体器件)的需求增加，业界对应用于高电压器件中的hvmosfet(high-voltagemetal-oxide-semiconductorfieldeffecttransistors，高电压金属氧化物半导体场效应晶体管)的研究已越来越有兴趣。

在各种类型的hvmosfet中，一般经常使用诸如ldmos(lateraldoublediffusedmetal-oxide-semiconductor，横向扩散金属氧化物半导体)等半导体器件。

但是，随着半导体制造的发展，需要进一步增加用于高电压器件的hvmosfet的崩溃电压(breakdownvoltage)。如此，由于持续对高电压器件的半导体制造的需要，因此需要可靠的具有增强的崩溃电压的高压mosfet(用于高电压器件)来满足设备性能要求。

技术实现要素：

有鉴于此，本发明实施例提供了一种半导体器件及其形成方法，可以进行高压操作。

本发明提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一井区，形成于该半导体基底中并且具有第二导电类型，该第二导电类型相反于该第一导电类型；第二井区，形成于该第一井区中并且具有该第一导电类型；第一栅极结构，形成于该第二井区和该第一井区上；第一掺杂区，形成于该第二井区中并且具有该第二导电类型；第二掺杂区，形成于该第一井区中并且具有该第二导电类型；以及第二栅极结构，形成于该第一栅极结构的一部分和第一井区的一部分上。

其中，该第二栅极结构还形成于该第二掺杂区的一部分上。

其中，该第一栅极结构包括：第一介电层及形成于该第一介电层上的第一导电层；以及该第二栅极结构包括：第二介电层及形成于该第二介电层上的第二导电层。

其中，进一步包括：隔离元件，设置在该半导体基底中；第三导电层，形成于该隔离元件上；第三介电层，形成于该第三导电层上；以及第四导电层，形成于该第三介电层上。

其中，该第三导电层、该第三介电层以及该第四导电层形成电容。

其中，该第一导电类型为p型，该第二导电类型为n型。

其中，该第一介电层的厚度介于之间，该第二及第三介电层的厚度介于之间。

其中，该第二栅极结构覆盖该第一栅极结构的20％～80％的顶面。

其中，该第一栅极结构与该第二栅极结构连接至相等的电位。

本发明提供了一种半导体器件的形成方法，包括：提供半导体结构，该半导体结构包括：半导体基底，具有第一导电类型；第一井区，形成于该半导体基底的位于第一区域中的部分中并且具有第二导电类型，该第二导电类型相反于该第一导电类型；第二井区，形成于该第一井区中并且具有该第一导电类型；第一栅极结构，形成于该第二井区和该第一井区上；第一掺杂区，形成于该第二井区中并且具有该第二导电类型；第二掺杂区，形成于该第一井区中并且具有该第二导电类型；以及形成第二栅极结构，位于该第一栅极结构的一部分和该第一井区的一部分上。

其中，该第二栅极结构还位于该第二掺杂区的一部分上。

其中，该第二栅极结构覆盖该第一栅极结构的20％～80％的顶面。

其中，该第一导电类型为p型，该第二导电类型为n型。

其中，该半导体结构还包括：隔离元件，形成于该半导体基底的位于第二区域中的部分中，其中该第二区域不同于该第一区域；以及第三导电层，形成于该隔离元件上；所述方法还包括：在该第三导电层上形成第三栅极结构。

其中，该第二栅极结构与该第三栅极结构同时形成。

其中，该第一栅极结构包括：第一介电层及形成于该第一介电层上的第一导电层；该第二栅极结构包括：第二介电层及形成于该第二介电层上的第二导电层；该第三栅极结构包括：第三介电层，形成于该第三导电层上；以及第四导电层，形成于该第三介电层上。

其中，该第一介电层的厚度介于之间，该第二及第三介电层的厚度介于之间。

其中，该第三导电层、该第三介电层以及该第四导电层形成电容。

其中，同时形成该第二栅极结构及该第三栅极结构的步骤包括：在该半导体结构上形成介电层；以及形成覆盖该介电层的导电层；在该导电层上分别形成第一图案化的掩膜层和第二图案化的掩膜层；以及移除该导电层和该介电层中未被该第一图案化的掩膜层和该第二图案化的掩膜层覆盖的部分，以分别和同时形成该第二栅极结构和该第三栅极结构。

本发明实施例的有益效果是：

本发明实施例的半导体器件，在第一栅极结构的一部分和第一井区的一部分上形成第二栅极结构，从而透过该第二栅极结构来使得该半导体器件可以进行更高电压的操作。

附图说明

通过阅读接下来的详细描述以及参考附图所做的示例，能够更全面地理解本发明，其中：

图1～6为剖面示意图，用来示出根据本发明实施例的半导体器件的形成方法的各个中间阶段。

具体实施方式

以下描述为实现本发明的较佳方式。该描述仅是说明本发明一般原理的目的，而不应视为限制。本发明的范围最好通过参考所附的权利要求来确定。

图1至6为剖面示意图，示出了根据本发明实施例的半导体器件的形成方法的各个中间阶段。通过图1～6所示的方法形成的半导体器件包括：能够高压(例如，100v)操作的hvmosfet(高电压金属氧化物半导体场效应晶体管)。

在图1中，提供了大致制造好的半导体结构。如图1所示，该提供的半导体结构具有两个区域a和b。区域a与区域b相邻或者区域a与区域b通过另一形成于他们之间的区域(未示出)隔开。

如图1所示，区域a中的半导体结构包括：半导体基底100，诸如硅基底。该半导体基底100可以具有第一导电类型，诸如p型。隔离元件108分别设置在区域a内的半导体基底100的相对端部中。该隔离元件108可以是图1中所示的sti(shallowtrenchisolation，浅沟槽隔离)元件，但是不限制于此。在一些实施例中，该隔离元件108可以为fox(fieldoxide，场氧化物)隔离元件。该隔离元件108可以包括：诸如硅的氧化物等绝缘材料，但是不限制于此。一深井区102形成于区域a内的半导体基底100的一部分中并且位于隔离元件108的下方。该深井区102具有相反于该第一导电类型的第二导电类型，例如n型。另外，井区104形成于深井区102与每个隔离元件108之间。井区106形成于半导体基底的位于井区104之间的部分中，并且该井区106位于深井区102的上方。井区104和井区106均可以具有第一导电类型，例如p型。井区110形成于隔离元件108、井区106和井区104之间的半导体基底100中。井区110可以具有第二导电类型，例如n型。井区112形成在井区110的一部分中并且与一个隔离元件108相邻。井区112具有第一导电类型，例如p型。掺杂区114形成在井区112的一部分中，并且具有第二导电类型，诸如n型。另一掺杂区116形成在井区110的一部分中，并且相邻右边的隔离元件108。掺杂区116可以具有第二导电类型，诸如n型。掺杂区114和116的掺杂浓度大于井区110的掺杂浓度。

在区域a中，在井区112的一部分以及井区110的一部分上形成栅极结构g1，该栅极结构g1包括：介电层118及导电层120，其中该导电层120形成于该介电层118上。在一个实施例中，在区域a中，该介电层118可以包括：硅的氧化物、硅的氮化物，等等，并且该介电层118的厚度大约介于(埃)之间。该导电层120可以包括：诸如多晶硅、金属等导电材料，并且该导电层120的厚度大约介于之间。

另外，在区域b中的半导体结构进一步包括：另一隔离元件108，形成于基底100的一部分中。另一栅极结构g2形成于该隔离元件108的一部分上，并且包括：介电层118和导电层120。在一实施例中，在区域b中，该介电层118可以包括：硅的氧化物、硅的氮化物，等等，并且该介电层118的厚度大约介于之间。该导电层120可以包括：诸如多晶硅、金属等导电材料，并且该导电层120的厚度大约介于之间。

在图2中，介电层122共形地(conformably)形成于图1所示的区域a和区域b上，并且覆盖半导体基底100的顶面以及覆盖半导体基底100上形成的栅极结构的露出的表面。在一个实施例中，该介电层122可以包括：硅的氧化物、硅的氮化物，等等，并且该介电层122的厚度大约介于之间。该介电层122比介电层118更厚。

在图3中，导电层124共形地形成于图2所示的区域a和区域b中的半导体结构上，并且覆盖介电层122的顶面。在一个实施例中，该导电层124可以包括：诸如多晶硅、金属等导电材料，并且其厚度大约介于之间。该导电层124可以比导电层120更厚。

在图4中，分别于区域a和b内的导电层124的一部分上形成图案化的掩膜层126a和126b，并且执行蚀刻工艺128以移除导电层124中未被图案化的掩膜层126a和126b覆盖的部分。如图4所示，该图案化的掩膜层126a和126b可以包括：诸如光阻或其类似物等材料，并且该蚀刻工艺例如可以是干式蚀刻工艺。该蚀刻工艺128停止在介电层122上，从而在区域a中形成图案化的导电层124a和在区域b中形成图案化的导电层124b。在区域a中的图案化的导电层124a形成在区域a的栅极结构的一部分以及相邻该栅极结构的半导体基底的一部分的上方，并且在区域b中的图案化的导电层124b形成于栅极结构的一部分的上方，并且俯视时，该图案化的导电层124b的整个投影均位于该栅极结构内。

在图5中，接着执行另一蚀刻工艺129以移除介电层122(见图4)中未被图案化的掩膜层126a和126b以及图案化的导电层124a和124b覆盖的部分。该蚀刻工艺129例如可以为干式蚀刻工艺。如图5所示，该蚀刻工艺129停止在导电层120和半导体基底100上，从而分别在区域a内形成图案化的介电层122a和在区域b内形成图案化的介电层122b。在区域a内的图案化的介电层122a形成在图案化的导电层124a的下方，并且位于区域a内的栅极结构g1的一部分和半导体基底的相邻于该栅极结构一部分上，并且图案化的介电层122b形成于区域b内的图案化的导电层124b的下方，并且形成于栅极结构g2上，并且俯视时，该图案化的介电层122b的整个投影均位于该栅极结构g2内。

在图6中，在除去图5所示的图案化的掩膜层126a和126b之后，在区域a内形成另一栅极结构g3，该栅极结构g3包括：图案化的导电层124a和图案化的介电层122a，并且该栅极结构g3覆盖栅极结构g1的20％～80％的顶面。另外，在区域b内形成另一栅极结构g4，该栅极结构g4包括：图案化的导电层124b和图案化的介电层122b，并且该栅极结构g4覆盖栅极结构g2的70％～90％的顶面。

如图6所示，在区域a内，栅极结构g3和栅极结构g1可以组合以用作能够进行高压操作的半导体器件的组合栅极，并且掺杂区114和116可以分别用作源极区和漏极区。尽管图6标出了组合栅极的使用，但是当与另一半导体器件(该另一半导体器件类于与图6所示的半导体器件，但是仅包括栅极结构g1及介电层122)相比时，在图6所示的半导体器件的操作期间，可以在井区110中位于组合栅极下方的部分中，观察到更加均匀的电场分布。相应地，图6所示的能够进行高电压操作的半导体器件可以操作在大约9～100v的较高电压，这大约比该另一半导体器件高大约100％～1100％，该另一半导体器件类于与图6所示的半导体器件，但是仅包括栅极结构g1及介电层122。

另外，在图6所示的区域b中，导电层124b、介电层122b和导电层120形成额外的电容；可以在图6的区域a中所示的能够高电压操作的半导体器件的形成期间，同时形成该额外的电容。

如图6所示，为了方便说明提供给区域a内的组合栅极和区域b内的电容的电位，导电接触结构(如导电柱)128a、128b、128c和128d以及导电线130a、130b和130c可以进一步提供至半导体结构。在区域a中，导电接触结构128a连接至导电层120，导电接触结构128b连接至导电层124a，并且导电接触结构128a和128b均连接至导电线130a，因此在操作期间，可以将相等的电位提供至栅极结构g1和栅极结构g3。另外，在区域b中，导电层124b连接至导电接触结构128c和导电线130b，并且导电层120连接至导电接触结构128d和导电线130c。在操作期间，将不同的电位提供给导电线130b和130c，使得可以由导电层124b和120以及介电层122形成电容。在一个实施例中，导电接触结构128a、128b、128c和128d可以包括：诸如钨、铜等导电材料，并且导电线130a、130b和130c可以包括：钨、铜等导电材料。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。