半导体器件及其制造方法与流程

相关申请的引用

本申请要求2016年10月27日向韩国知识产权局提交的韩国专利申请no.10-2016-0141195的优先权，该申请的整个内容通过引用包含在本文中。

本公开涉及包含碳化硅(sic)的半导体器件及其制造方法。

背景技术：

与应用设备的尺寸和容量增大的最新趋势一致，对具有高击穿电压、高电流和高速开关特性的电力用半导体器件的需求已增长。

由于与按照现有技术的包含硅(si)的电力用半导体器件相比，包含碳化硅(sic)的电力用半导体器件具有优异的特性，因此作为电力用半导体器件，研究了包含碳化硅(sic)的电力用半导体器件。包含碳化硅(sic)的电力用半导体器件能够满足高击穿电压、高电流和高速开关特性。

此外，当施加正向电压时，半导体器件包括电流施加区，所述电流施加区是电流流动区，和端接区，所述端接区是布置在电流施加区的端部的区域。

在端接区中，存在pn结的弯曲，以致当施加反向电压时，沿着pn结的弯曲形成耗尽层，电场集中在pn结的弯曲处，以致半导体器件的击穿电压降低。

在这方面，半导体器件采用各种端接结构，以便避免击穿电压由于施加反向电压时，集中在端接区的电场而被降低。

在背景技术部分中公开的上述信息只是用于增进对本公开的背景的了解，于是，它可能包含不构成已为本领域的普通技术人员所知的现有技术的信息。

技术实现要素：

在致力于提供一种其中端接区中的电场的分布可能均匀的半导体器件的过程中，产生了本公开。本公开的示例性实施例提供一种半导体器件，包括：电流施加区；和布置在电流施加区的端部的端接区。所述端接区包括：布置在n+型碳化硅衬底的第一表面上的n-型层；布置在n-型层中的p型端接结构；和与p型端接结构重叠，并布置在p型端接结构上的下栅极流道(gaterunner)。所述端接区还可包括与下栅极流道接触的上栅极流道。

布置在邻近于端接区的第二沟槽的侧面中的p型区可被延伸到端接区，可与p型端接结构隔开。

p型端接结构可包括其中被注入p型离子的多个区域，其中被注入p型离子的多个区域可以彼此隔开。

电流施加区和端接区可包括布置在n+型碳化硅衬底的第二表面中的漏电极。

电流施加区还可包括：布置在n+型碳化硅衬底的第一表面上的n-型层；及布置在n-型层之上，并且彼此绝缘的栅电极和源电极。

栅电极和下栅极流道可包括相同的材料。

源电极和上栅极流道可包括相同的材料。

电流施加区还可包括：布置在n-型层中的第一沟槽；布置在第一沟槽的侧面中的p型区；和布置在第一沟槽的侧面中，并且布置在所述p型区内的n+型区，栅电极可被布置在第一沟槽内，而源电极可被布置在n+型区上，栅电极上，和p型区上。

电流施加区还可包括布置在p型区内，并且布置在n+型区的侧面中的p+型区。

电流施加区还可包括：布置在n-型层中，并且彼此隔开的第一沟槽和第二沟槽；布置在第二沟槽的下部和两个侧面中的p型区；和布置在p型区及n-型层上的n+型区，栅电极可被布置在第一沟槽内，源电极可被布置在n+型区上，栅电极上，和第二沟槽内。

电流施加区还可包括布置在第二沟槽的下表面与p型区之间的p+型区。

电流施加区还可包括：布置在n+型碳化硅衬底的第一表面上的n-型层；布置在所述n-型层内，并且彼此隔开的多个p型区；和布置在n-型层上和p型区上的源电极。

本公开的另一个示例性实施例提供一种制造半导体器件的方法，所述方法包括：在n+型碳化硅衬底的第一表面中形成n-型层，所述n+型碳化硅衬底包括电流施加区，和布置在电流施加区的端部的端接区；在电流施加区的n-型层上形成n+型区；通过蚀刻n+型区和n-型层，在电流施加区的n-型层中，形成彼此隔开的第一沟槽和第二沟槽；在第二沟槽的下部和两个侧面中，形成p型区，并在端接区的n-型层中，形成p型端接结构；在第一沟槽内形成栅电极，并形成下栅极流道，所述下栅极流道与p型端接结构重叠，并被布置在p型端接结构上；在n+型区上，在栅电极上和在第二沟槽内，形成源电极；和在n+型碳化硅衬底的第二表面中，形成漏电极。

源电极的形成可包括在端接区中，形成与下栅极流道接触的上栅极流道。

按照本公开的示例性实施例，通过布置栅极流道，以致栅极流道与半导体器件的端接区中的端接结构重叠，并使耗尽层的形成分散，在端接结构的下部中，能够使电场的分布均匀。因而，能够增大半导体器件的击穿电压。

栅极流道被布置成与半导体器件的端接区中的端接结构重叠，从而减小半导体器件的面积。

附图说明

图1是图解说明按照本公开的示例性实施例的半导体器件的横截面的例子的示图。

图2是图解说明按照本公开的示例性实施例的半导体器件和按照比较例的半导体器件的击穿电压的模拟结果的曲线图。

图3是图解说明按照比较例的半导体器件的端接区中的电场分布的模拟结果和耗尽层的形成的示图。

图4是图解说明按照本公开的示例性实施例的半导体器件的端接区中的电场分布的模拟结果和耗尽层的形成的示图。

图5-9是图解说明制造按照本公开的示例性实施例的半导体器件的方法的例子的示图。

图10是图解说明按照本公开的再一个示例性实施例的半导体器件的横截面的例子的示图。

图11是图解说明按照本公开的另一个示例性实施例的半导体器件的横截面的例子的示图。

具体实施方式

下面参考附图，详细说明本公开的示例性实施例。本领域的技术人员会认识到可按各种不同的方式，更改记载的各个实施例，而不脱离本公开的精神或范围。提供在本文中公开的各个示例性实施例，以致公开的内容变得彻底和完整，从而本领域的普通技术人员可以充分理解本公开的精神。

附图中，为了清楚起见，夸大了各层和各个区域的厚度。另外，在提及某一层存在于另一层或衬底“之上”的情况下，该层可以直接形成于所述另一层或衬底之上，或者在它们之间可以插入第三层。在整个说明书中，相同的附图标记指定相同的构成元件。

图1是图解说明按照本公开的示例性实施例的半导体器件的横截面的例子的示图。

参见图1，按照本公开的示例性实施例的半导体器件包括电流施加区和端接区。当施加正向电压时，电流施加区是电流流动区，端接区是布置在电流施加区的端部的区域。

按照本公开的示例性实施例的半导体器件包括n+型碳化硅衬底100、n-型层200、n+型区300、p型区400、p+型区500、p型端接结构450、栅电极700、下栅极流道(gaterunner)750、上栅极流道850、源电极800和漏电极900。

下面说明按照本公开的示例性实施例的半导体器件的特殊结构。

n-型层200布置在n+型碳化硅衬底100的第一表面上。

在电流施加区的n-型层200中，布置彼此隔开的第一沟槽210和第二沟槽220。第一沟槽210和第二沟槽220的深度可以彼此相同。

n+型区300布置在第一沟槽210和第二沟槽220之间。p+型区500布置在第二沟槽220的下表面上，p型区400布置在第二沟槽220的侧面和p+型区500的下部上。n-型层200布置在p型区400和第一沟槽210的侧面之间，n+型区300布置在p型区400和n-型层200之间。

在第一沟槽210内，布置栅极绝缘层610，栅电极700布置在栅极绝缘层610上。栅电极700被填充在第一沟槽210内，突出到第一沟槽210之外。栅电极700可包括多晶硅或金属。

在栅电极700上，布置氧化层630。氧化层630覆盖栅电极700的侧面。源电极800被布置在n+型区300之上，氧化层630之上，和第二沟槽内。源电极800可包括欧姆金属。

在另一个示例性实施例中，第二沟槽220可被省略。这种情况下，p型区400被布置在第一沟槽210的侧面中。n+型区300被布置在第一沟槽210的侧面中，并被布置在p型区400内。p+型区500被布置在p型区400内，并被布置在n+型区300的侧面中。源电极800被布置在n+型区300，氧化层630，p+型区500和p型区400之上。

p型端接结构450布置在端接区中的n-型层200中。p型端接结构450包括其中被注入p型离子的多个区域，所述其中被注入p型离子的多个区域彼此隔开一定间隔。

布置在邻近端接区布置的第二沟槽220的侧面中的p型区400被延伸到端接区，并与p型端接结构450隔开。其中被注入p型离子，构成p型端接结构450的区域的厚度小于第一沟槽210和第二沟槽220的深度。此外，其中被注入p型离子，构成p型端接结构450的区域的厚度可以与延伸到端接区的p型区400的厚度相同。

在p型端接结构450和端接区的n-型层200之上，布置端接绝缘层620，在端接绝缘层620之上，布置下栅极流道750。端接绝缘层620可包括和栅极绝缘层610相同的材料。下栅极流道750包括和栅电极700相同的材料，与p型端接结构450重叠。

在下栅极流道750和端接绝缘层620上，布置端接氧化层640，上栅极流道850布置在端接氧化层640之上。端接氧化层640可包括和氧化层630相同的材料。上栅极流道850可包括和源电极800相同的材料。

形成端接氧化层640，使接触开口645暴露一部分的下栅极流道750，上栅极流道850通过接触开口645与下栅极流道750接触。下栅极流道750和上栅极流道850用于向栅电极700快速施加栅电压。

漏电极900布置在n+型碳化硅衬底100的第二表面之上。漏电极900可包括欧姆金属。这里，n+型碳化硅衬底100的第二表面被布置在n+型碳化硅衬底100的第一表面的相反侧。

下栅极流道750和上栅极流道850与p型端接结构450重叠，以致借助于施加于栅电极的电压，在p型端接结构450中形成感应电压。由于所述感应电压，电场被均匀地分布在p型端接结构450的下部中，从而耗尽层的形成被分散。因而，可以增大半导体器件的击穿电压。

此外，在现在技术中，栅极流道被布置在电流施加区和端接区之间，不过在本示例性实施例中，下栅极流道750和上栅极流道850与p型端接结构450重叠。因而，在本示例性实施例中，能够减小半导体器件的面积。

下面参考图2-4，说明按照本发明的示例性实施例的半导体器件的特性。

将参考图2-4，比较和说明按照本公开的示例性实施例的半导体器件和按照比较例的半导体器件的特性。这里，按照比较例的半导体器件具有其中栅极流道被布置在电流施加区和端接区之间的结构。即，按照比较例的半导体器件具有其中栅极流道不与布置在端接区中的端接结构重叠的结构。

图2是图解说明按照本示例性实施例的半导体器件和按照比较例的半导体器件的击穿电压的模拟结果的曲线图。

参见图2，按照本示例性实施例的半导体器件的击穿电压被表示成1,359v，而按照比较例的半导体器件的击穿电压被表示成1,082v。即，可以看出相对于按照比较例的半导体器件的击穿电压，按照本示例性实施例的半导体器件的击穿电压增大约26％。此外，随着击穿电压的增大，能够减小半导体器件的n＝型层的厚度，从而降低半导体器件的导通电阻。

图3是图解说明按照比较例的半导体器件的端接区中的电场分布的模拟结果和耗尽层的形成的示图。图4是图解说明按照本公开的示例性实施例的半导体器件的端接区中的电场分布的模拟结果和耗尽层的形成的示图。

参见图3和4，可以看出在各个半导体器件的端接区中，形成耗尽层。在按照比较例的半导体器件的情况下，可以看出与其它区域相比，在端接结构的最外侧区域中，微弱地存在电场和耗尽层。相反，在按照本示例性实施例的半导体器件的情况下，可以看出与其它区域相比，即使在端接结构的最外侧区域中，也同等地存在电场和耗尽层。因而，在按照本示例性实施例的半导体器件的情况下，可以看出耗尽层广泛分布在端接结构的最外侧区域中。

下面参考图5-9及图1，说明制造按照本公开的示例性实施例的半导体器件的方法。

图5-9是图解说明制造按照本公开的示例性实施例的半导体器件的方法的例子的示图。

参见图5，在制备n+型碳化硅衬底100之后，在n+型碳化硅衬底100的第一表面上，形成n-型层200。

n+型碳化硅衬底100和n-型层200包括电流施加区，和布置在电流施加区的端部的端接区。通过外延生长或者通过注入n-型离子，可形成n-型层200。

参见图6，在电流施加区中形成n+型区300。

通过在电流施加区中的n-型层200的上表面中，注入n+型离子，形成n+型区300。

参见图7，在电流施加区中的n-型层200中，形成第一沟槽210和第二沟槽220。

第一沟槽210和第二沟槽220是通过蚀刻n+型区300和电流施加区中的n-型层200形成的。第一沟槽210和第二沟槽220可以彼此隔开，第一沟槽210和第二沟槽220的深度可以彼此相同。

参见图8，在电流施加区中形成p型区400，在端接区中形成p型端接结构450。

p型区400是通过把p型离子注入第二沟槽220的下表面和侧面中形成的。此外，布置在邻近端接区布置的第二沟槽220的侧面中的p型区400被延伸到端接区，并与p型端接结构450隔开。

p型端接结构450是通过把p型离子注入端接区中的n-型层200的上表面中形成的。p型端接结构450包括其中被注入p型离子的多个区域，所述其中被注入p型离子的多个区域彼此隔开预定间隔。

参见图9，在第二沟槽220的下表面之下，形成p+型区500。p+型区500是通过把p+型离子注入第二沟槽220的下表面中形成的。

之后，在第一沟槽210内，形成栅极绝缘层610，在p型端接结构450和端接区中的n-型层200之上，形成端接绝缘层620。栅极绝缘层610和端接绝缘层620可包括相同的材料。

之后，在栅极绝缘层610上，形成栅电极700，在端接绝缘层620上，形成下栅极流道750。下栅极流道750与p型端接结构450重叠。栅电极700和下栅极流道750可包括多晶硅或金属。

之后，在栅电极700上，形成氧化层630，在端接绝缘层620和下栅极流道750上，形成端接氧化层640。

参见图1，在端接氧化层640中形成接触开口645之后，在电流施加区中形成源电极800，在端接区中形成上栅极流道850。之后，在n+型碳化硅衬底100的第二表面上，形成漏电极900。

源电极800是在n+型区300之上，在氧化层630之上和在第二沟槽内形成的。上栅极流道850是在端接氧化层640之上形成的，并通过接触开口645，与下栅极流道750接触。源电极800、上栅极流道850和漏电极900可包括欧姆金属。

另外，电流施加区可存在各种结构。这将参考图10和11说明。

图10是图解说明按照本公开的再一个示例性实施例的半导体器件的横截面的例子的示图。

参见图10，按照本示例性实施例的半导体器件具有与图1的半导体器件相同的端接区的结构，但是具有与图1的半导体器件不同的电流施加区的结构。因而，将省略端接区的描述。

与图1的半导体器件相比，按照本示例性实施例的电流施加区的结构不包括第一沟槽210和第二沟槽220。

n-型层200被布置在n+型碳化硅衬底100的第一表面上。在n-型层200内，布置彼此隔开的多个p型区400。多个p型区400可被布置在n-型层200内的上部中，p型区400的上表面的延长线和n-型层200的上表面的延长线可被布置在相同的线上。

在p型区400内，布置n+型区300和p+型区500。n+型区300和p+型区500被布置成彼此邻近，并被布置在p型区400内的上部中。n+型区300和p+型区500的上表面的延长线与p型区400的上表面的延长线可被布置在相同的线上。

在一部分的n-型层200，一部分的n+型区300和一部分的p型区400上，布置栅极绝缘层610。栅电极700布置在栅极绝缘层610上，在栅电极700上，布置氧化层630。氧化层630覆盖栅电极700的侧面。

源电极800布置在n+型区300，氧化层630，p+型区500和p型区400之上，漏电极900布置在n+型碳化硅衬底100的第二表面上。这里，源电极800和漏电极900可包括欧姆金属。n+型碳化硅衬底100的第二表面被布置在n+型碳化硅衬底100的第一表面的相反侧。

图11是图解说明按照本公开的另一个示例性实施例的半导体器件的横截面的例子的示图。

参见图11，按照本示例性实施例的半导体器件具有与图1的半导体器件相同的端接区的结构，但是具有与图1的半导体器件不同的电流施加区的结构。因而，将省略端接区的描述。然而，端接区中的下栅极流道750和上栅极流道850也可以是一体地形成的。

按照本示例性实施例的电流施加区的结构是与图1的半导体器件相比，其中不存在栅电极700的二极管结构。此外，第一沟槽210和第二沟槽220也不存在。

在n+型碳化硅衬底100的第一表面上，布置n-型层200。在n-型层200内，布置彼此隔开的多个p型区400。所述多个p型区400可被布置在n-型层200内的上部中，p型区400的上表面的延长线和n-型层200的上表面的延长线可被布置在相同的线上。

源电极800被布置在n-型层200及p型区400之上，漏电极900布置在n+型碳化硅衬底100的第二表面中。这里，源电极800可充当阳极，而漏电极900可充当阴极。此外，源电极800和漏电极900可包括欧姆金属。n+型碳化硅衬底100的第二表面可被布置在n+型碳化硅衬底100的第一表面的相反侧。

尽管结合目前认为的实际示例性实施例，说明了本公开，不过显然本公开并不局限于公开的实施例，相反，意图覆盖包含在附加权利要求的精神和范围内的各种修改和等同安排。