本发明涉及半导体技术领域，尤其涉及一种存储器。
背景技术：
存储器是半导体领域中的基础器件，通常包括衬底内的存储结构以及位线、字线等与读写操作相关的逻辑布线。芯片可以包含存储器，存储器的性能对芯片的良率有较大影响。
现有的存储器的写干扰较大，性能有待提升。
技术实现要素：
本发明解决的技术问题是减小存储器的写干扰。
为解决上述技术问题，本发明实施例提供一种存储器，包括：半导体衬底；位线层，位于所述半导体衬底上，所述位线层内排布有位线；屏蔽层，位于所述位线层上，所述屏蔽层内设置有导电的屏蔽结构，所述屏蔽结构接地；字线层，位于所述屏蔽层上，所述字线层内排布有字线。
可选的，所述屏蔽结构位于所述位线的俯视投影区域内。
可选的，所述屏蔽结构包括梳齿形金属结构。
可选的，所述屏蔽结构的金属结构包括梳齿相互咬合的第一梳齿形金属结构和第二梳齿形金属结构，所述第一梳齿形金属结构和第二梳齿形金属结构均接地。
可选的，所述屏蔽层内还设置有连接结构，所述连接结构与所述屏蔽结构电性隔离，所述连接结构用于将所述字线或所述位线与所述半导体衬底内的存储结构电连接。
可选的，所述连接结构位于所述位线的俯视投影区域之外。
可选的，所述字线通过所述连接结构连接至所述存储结构中的选择栅。
可选的，所述屏蔽结构的材料为铜。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，设置了位于位线层上的屏蔽层。在对位线进行写操作时，需要对位线加高压，此时容易对相邻的位线造成写干扰。写干扰通常由于耦合电压造成，通过设置屏蔽层并将屏蔽结构接地，可以使得位线层和相邻金属层的耦合电容变为位线层和地之间的耦合电容，进而减小耦合电压，进一步可以减弱位线与相邻位线之间的写干扰。
进一步，屏蔽结构位于位线的投影区域内，也即存储器中的位线覆盖有屏蔽结构。由于耦合电压来源于位线，故位于位线的投影范围内的屏蔽结构即可起到减小耦合电压的作用，屏蔽层内屏蔽结构以外的区域可以设置其他部件，例如可以设置具有逻辑互联功能的部件。由此，通过设置位于投影区域内的屏蔽结构，能够减小写操作时位线与相邻位线之间的写干扰，并且可以充分利用屏蔽层中屏蔽结构以外的区域。
附图说明
图1是本发明实施例中一种存储器中的字线和位线的位置关系示意图；
图2是本发明实施例中一种存储器的存储结构的剖面结构示意图；
图3是本发明实施例中一种存储器中的屏蔽层的部分结构示意图；
图4是本发明实施例中一种存储器的部分结构示意图。
具体实施方式
如背景技术所述，现有的存储器的写干扰较大，性能有待提升。
在本发明实施例中，设置了位于位线层上的屏蔽层。在对位线进行写操作时，需要对位线加高压，此时容易对相邻的位线造成写干扰。写干扰通常由于耦合电压造成，通过设置屏蔽层并将屏蔽结构接地，可以使得位线层和相邻金属层的耦合电容变为位线层和地之间的耦合电容，进而减小耦合电压，进一步可以减弱位线与相邻位线之间的写干扰。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
在存储器结构中，字线和位线可以是相互垂直分布的，如图1所示，实线部分表示位线，虚线部分表示字线。字线位于字线层内，位线位于位线层内。位线层可以位于半导体衬底上，屏蔽层位于位线层上，字线层位于屏蔽层上。
本文中，一层位于另一层上指的是直接地位于其上或者间接地位于其上方，也即两层之间可以直接相邻或者也可以间隔的有其它层或者其他结构。
需要说明的是，字线和位线的分布并不限于图1所示的方式，例如字线和位线也可以采用非相互垂直的方式分布。
其中，屏蔽层内可以设置有导电的屏蔽结构，屏蔽层中的屏蔽结构接地，以避免屏蔽结构累积电荷。
半导体衬底内可以形成有存储结构，存储结构的部分结构可以参见图2。存储结构可以具有漏极21、选择栅极22、控制栅极23以及源极24。存储结构也可以是本领域技术人员可以实现的其它结构。
在具体实施中，屏蔽结构可以位于位线的俯视投影范围内，屏蔽结构的边缘可以与位线的投影范围全部或部分重合。其中，俯视的方向是指垂直于半导体衬底表面的方向。
进一步地，屏蔽结构可以包括梳齿形的金属结构，梳齿形的金属结构可以位于位线的俯视投影范围内，每条位线的俯视投影范围内的梳齿形的金属结构可以是一个或多个。
更进一步地，每条位线的俯视投影范围内的梳齿形的金属结构可以包括相互咬合的第一梳齿形金属结构和第二梳齿形金属结构，所述第一梳齿形金属结构和第二梳齿形金属结构均可以接地。
若在每条位线的俯视投影范围内设置与位线投影面积相同的金属结构，工艺上较难实现，且金属结构的厚度会不均匀，梳齿形的金属结构在存储器的形成工艺中较易实现。
本领域技术人员可以理解的是，屏蔽结构也可以是其他形状，并不局限于梳齿形。
在位线的俯视投影范围内设置金属结构，可以起到较好的屏蔽效果，这是由于耦合电压来源与位线，位于位线的投影范围内的屏蔽结构即可起到减小耦合电压的作用。屏蔽层内屏蔽结构以外的区域可以设置其他部件，例如可以设置具有逻辑互联功能的部件。由此，通过设置位于投影区域内的屏蔽结构，能够减小写操作时位线与相邻位线之间的写干扰，并且可以充分利用屏蔽层中屏蔽结构以外的区域。
在位线的俯视投影范围外，可以设置其它结构，例如：可以设置连接结构，该连接结构用于字线或位线与半导体衬底内的存储结构之间的电连接；也可以设置逻辑互联结构，以和存储器外围的逻辑电路相连接，实现逻辑功能。
连接结构与屏蔽结构电性隔离，可以用于连接字线与存储结构中的栅极，或者当位线与半导体衬底之间设置屏蔽层时，屏蔽结构也可以连接位线与半导体衬底中的存储结构。或者，屏蔽结构也可以连接其他控制线与存储结构。
本领域技术人员可以理解的是，屏蔽结构也可以并非设置于位线的俯视投影范围内。在可选的变化例中，屏蔽结构可以对应于位线设置，例如可以位线结构所在的范围可以小于或者大于位线的投影范围；屏蔽结构也可以对应于字线设置，例如可以设置于字线结构的俯视投影范围内，也可以其它的方式进行设置。
图3是本发明实施例中一种屏蔽层的部分结构示意图，以下参照图3对屏蔽层进行进一步说明。
屏蔽层中可以包含梳齿形金属结构31，梳齿形金属结构位于位线的俯视投影范围内，图3中示出了两个梳齿形金属结构31，分别对应于不同的位线。每个梳齿形金属结构31均包含梳齿相互咬合的第一梳齿形金属结构和第二梳齿形金属结构，第一梳齿形金属结构和第二梳齿形金属结构均接地。
屏蔽层内还可以设置有连接结构33，用于将字线与或位线半导体衬底内的存储结构电连接，例如可以连接字线与图1中的选择栅极22。
屏蔽层内还可以设置有逻辑互联结构34，以和存储器的外围的逻辑电路相连接，实现逻辑功能。
屏蔽层内的梳齿形金属结构31、连接结构33以及逻辑互联结构34的材料均可以是铜、铝、多晶硅等导电材料。
图4是本发明实施例中一种存储器的部分结构示意图，以下结合图4对本发明实施例的效果进行进一步的说明。
图4中示出的存储器包括：半导体衬底41，三条位线42、43、44，部分的屏蔽结构45以及字线46，位线42、43、44位于第一金属层内，屏蔽结构45位于第二金属层内，字线46位于第三金属层内。
经发明人研究发现，当对某条位线进行写操作时，需要对该位线施加高压，由此会对相邻位线造成干扰。相邻位线之间的干扰是由于耦合电压引起的，耦合电压的数值和存储器的各部分电容以及各部分电压相关，其中位线电容主要包括位线所在金属层与衬底之间的电容、位线所在金属层与字线间的电容、位线所在金属层与控制栅之间的电容。
通过设置屏蔽层，并将屏蔽结构45接地，可以将屏蔽层对位线所在金属层的耦合电压转换成地对位线所在金属层之间的耦合电压，使得位线所在金属层的耦合电压最低，降低编程操作时的干扰。
具体地，参见图4，在一个非限定性的例子中，即位线42和位线44对应的存储单元中存储0，通过中间位置的位线43写入1时，以中间位置的位线43为例，当不设置屏蔽结构45时，则根据电荷守恒定律，中间位置的位线43的电压可以表示为公式1：
其中，位线42和位线44的电压相等，表示为vbl(0)；位线42所在区域a1中的位线电容和位线44所在区域a3中的位线电容的数值相等，表示为cbl(0)；v(cg)表示控制栅极电压(例如，图2中控制栅极23的电压)c(cg)表示控制栅极的电容；v(wl)表示字线电压；c(wl)表示字线电容；v(sub)表示衬底电压，c(sub)表示衬底电容。
当设置屏蔽结构45时，根据电荷守恒定律，中间位置的位线43的电压可以表示为公式2：
其中，v(m2-0)为屏蔽层电压，c(m2-0)为屏蔽层电容，由于屏蔽结构接地，故v(m2-0)值为0，由此，与公式1相比，公式2与公式1分子相同，分母大c(m2-0)，故添加屏蔽结构45后，中间位置的位线43的耦合电压减小，对两侧位线的影响减小。
本发明实施例中的设置方式得到了实验数据的支持，以四种结构作对比：
结构a：在第一金属层中设置位线，第二金属层中设置字线；
结构b：在第一金属层中设置位线、第三金属层中设置字线(第二金属层不接地)；
结构c：在第一金属层以及第二金属层中设置位线，第三金属层中设置字线；
结构d：在第一金属层中设置位线、第三金属层中设置字线，第二金属层设置为屏蔽层，并接地。具体的对比结果参见表1。
其中，v_m1bl表示耦合电压，单位为v；c_m1bl表示第一金属层与表格第一行表示的各部分之间电容，单位为ff；v_m1bl表示耦合至第二金属层位线电压，单位为v；c_m1bl表示第二金属层与表格第一行表示的各部分电容，单位为ff。
v_m1bl表示耦合电压，单位为v；c_m1bl表示第一金属层与表格第一行表示的各部分之间电容，单位为ff；v_m1bl表示耦合至第二金属层位线电压，单位为v；c_m1bl表示第二金属层与表格第一行表示的各部分电容，单位为ff。
bl_(1)可以表示存储有数据1的位线，bl_(0)可以标识存储有数据0的位线，cg表示控制栅，wl表示字线，sub表示衬底，m2_0表示本发明中屏蔽层。
表1
通过表1可以看出，本发明实施例中的结构d的位线bl_(1)的耦合电压最小，对相邻位线的影响最小。
在本发明实施例中，设置了位于位线层上的屏蔽层。在对位线进行写操作时，需要对位线加高压，此时容易对相邻的位线造成写干扰。写干扰通常由于耦合电压造成，通过设置屏蔽层并将屏蔽结构接地，可以使得位线层和相邻金属层的耦合电容变为位线层和地之间的耦合电容，进而减小耦合电压，进一步可以减弱位线与相邻位线之间的写干扰。
本发明实施例中的存储器可以是eeprom，可以是可接触ic卡中的存储器，例如可以是银行卡中的存储器。采用本发明实施例中的存储器，可以大大提升ic卡的良率，经测试，良率可以提升约20％。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。