本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术：
在集成电路制造过程中，形成半导体器件结构后，需要将各半导体器件连接在一起形成电路。随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作常规电路所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与半导体器件结构的导通是通过互连结构实现的。互连结构包括互连线和位于接触孔内的插塞，接触孔内的插塞用于连接半导体器件，互连线将不同半导体器件上的插塞连接起来，从而形成电路。
随着集成电路工艺节点不断缩小，器件尺寸的减小、插塞的接触面积越来越小，插塞与半导体器件之间的接触电阻随之增大，影响了所形成半导体结构的电学性能。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，以减小接触电阻。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
形成基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述源漏掺杂区的第一连接层；在所述栅极结构露出的基底上形成介质层，所述介质层覆盖所述第一连接层；在所述介质层内形成接触孔，所述接触孔露出所述第一连接层；在所述接触孔内形成与所述第一连接层相连的插塞。
相应的，本发明还提供一种半导体结构，包括：
基底；位于所述基底上的栅极结构；位于所述栅极结构两侧基底内的源漏掺杂区；位于所述栅极结构露出基底上的介质层。位于所述源漏掺杂区上的插塞，所述插塞贯穿所述介质层；位于所述插塞露出源漏掺杂区上的第一连接层，所述第一连接层与所述插塞相连。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案，在形成源漏掺杂区之后，形成介质层之前，形成覆盖所述源漏掺杂区的第一连接层；形成的接触孔贯穿所述介质层和所述第一连接层，所述接触孔的侧壁露出所述第一连接层；且在所述接触孔内形成与所述第一连接层相连的插塞。由于所述第一连接层在形成介质层之前形成，而且所述接触孔侧壁露出所述第一连接层，因此所述第一连接层能够与接触孔未露出的部分源漏掺杂区实现连接，与所述第一连接层相连的插塞能够通过所述第一连接层实现与接触孔未露出部分源漏掺杂区实现连接，所述第一连接层覆盖源漏掺杂区的面积并不受到接触孔露出源漏掺杂区面积的限制，所以所述第一连接层的设置能够有效增大所述源漏掺杂区表面覆盖连接层的面积，有利于减小所述插塞与所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。
本发明可选方案中，所述形成所述接触孔之后，形成所述插塞之前，所述形成方法还包括：在所述接触孔底部形成覆盖所述源漏掺杂区的第二连接层，所述第二连接层与所述第一连接层相接触；在底部形成有第二连接层的接触孔内形成所述插塞。所以所述插塞通过所述第二连接层和所述第一连接层实现与所述源漏掺杂区之间的电连接；所以所述第二连接层和所述第一连接层的设置能够有效增大覆盖有连接层的所述源漏掺杂区面积，从而有利于减小所述插塞和所述源漏掺杂区之间接触电阻，有利于提高所形成半导体结构的性能。
本发明可选方案中，所述第一连接层通过钴铂合金或钴钛合金与所述源漏掺杂区的材料发生反应而形成，所以所述第一连接层的材料为钴铂合金的硅化物或者钴钛合金的硅化物；而且原子数百分比，参与反应的钴铂合金或钴钛合金中，钴的含量在85％到95％范围内。钛或铂能够有效的抑制钴原子的扩散，钴铂合金或者钴钛合金形成硅化物时，能够承受较高的工艺温度，有利于提高所形成第一连接层的质量，降低第一连接层的形成对所述源漏掺杂区的影响，有利于提高所形成半导体结构的性能。
附图说明
图1至图3是一种半导体结构形成方法各个步骤对应的剖面结构示意图；
图4至图11是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中引入插塞的半导体结构存在接触电阻过大的问题。现结合一种半导体结构的形成方法分析其接触电阻过大问题的原因：
参考图1至图3，示出了一种半导体结构形成方法各个步骤对应的剖面结构示意图。
如图1所示，提供衬底10；形成位于所述衬底10上的栅极结构11；形成位于所述栅极结构两侧的应力层12，并对所述应力层12进行掺杂以形成源漏掺杂区；在所述栅极结构11露出的衬底10上形成介质层13，所述介质层13覆盖所述应力层12。
如图2所示，在所述介质层13内形成底部露出所述应力层12的接触孔15；如图3所示，在所述接触孔15(如图2所示)内形成插塞16。
为了减小所述插塞与应力层12之间的接触电阻，一种方法是在插塞16和应力层14之间引入连接层14。具体的，如图2所示，在形成所述接触孔15之后，在所述接触孔15底部露出的应力层12上形成连接层14；所以在所述接触孔15内形成插塞16的步骤包括：在底部形成有所述连接层14的接触孔15(如图2所示)内形成所述插塞16。
由于所述连接层14是在形成接触孔15之后，在所述接触孔15底部形成的，所以所述连接层14仅仅覆盖所述接触孔15露出的部分应力层12，也就是说，只有所述插塞16和所述应力层12相重叠(overlap)的部分覆盖有所述连接层14。所述接触孔15未露出的部分应力层12表面并未覆盖所述连接层14。所以所述插塞16和所述应力层12之间重叠面积的变化影响所述插塞16与应力层12接触电阻的大小，从而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
形成基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成覆盖所述源漏掺杂区的第一连接层；在所述栅极结构露出的基底上形成介质层，所述介质层覆盖所述第一连接层；在所述介质层内形成接触孔，所述接触孔露出所述第一连接层；在所述接触孔内形成与所述第一连接层相连的插塞。
本发明技术方案，在形成源漏掺杂区之后，形成介质层之前，形成覆盖所述源漏掺杂区的第一连接层；形成的接触孔贯穿所述介质层和所述第一连接层，所述接触孔的侧壁露出所述第一连接层；且在所述接触孔内形成与所述第一连接层相连的插塞。由于所述第一连接层在形成介质层之前形成，而且所述接触孔侧壁露出所述第一连接层，因此所述第一连接层能够与接触孔未露出的部分源漏掺杂区实现连接，与所述第一连接层相连的插塞能够通过所述第一连接层实现与接触孔未露出部分源漏掺杂区实现连接，所述第一连接层覆盖源漏掺杂区的面积并不受到接触孔露出源漏掺杂区面积的限制，所以所说第一连接层的设置能够有效增大所述源漏掺杂区表面覆盖连接层的面积，有利于减小所述插塞与所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图4至图11，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图4，形成基底。
所述基底用于提供工艺操作基础。
本实施例中，所述半导体结构为鳍式场效应晶体管，所以所述基底包括衬底100以及位于所述衬底100上分立的鳍部101。本发明其他实施例中，所述半导体结构也可以是平面晶体管，所述基底为平面基底。
所述衬底100用于提供工艺操作平台。
所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述衬底100包括用于形成第一类型晶体管的第一区100p和用于形成第二类型晶体管的第二区100n。具体的，所述第一类型晶体管为p型晶体管，所示第二类型晶体管为n型晶体管。
本实施例中，所述第一区100p的衬底100和所述第二区100n的衬底100相隔离设置。本发明其他实施例中，所述第一区的衬底和所述第二区的衬底也可以相邻设置。此外，本发明另一些实施例中，所述衬底也可以只包括第一区或第二区。
所述鳍部101用于提供所述鳍式场效应晶体管的沟道。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
具体的，所述衬底100和所述鳍部101可以同时形成。形成所述衬底100和所述鳍部101的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，形成所述衬底100以及位于所述衬底100上的鳍部101。
所述鳍部掩膜层用于定义所述鳍部101的尺寸和位置。
形成所述鳍部掩膜层的步骤包括：在所述初始衬底上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层，露出所述初始衬底，以形成所述鳍部掩膜层。
所述图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部的尺寸和位置。
本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成半导体结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(self-aligneddoublepatterned，sadp)工艺、自对准三重图形化(self-alignedtriplepatterned)工艺、或自对准四重图形化(self-aligneddoubledoublepatterned，saddp)工艺。
需要说明的是，本实施例中，形成所述衬底100和所述鳍部101之后，保留所述鳍部101顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，用于在后续工艺中定义平坦化工艺的停止层位置，并起到保护鳍部101的作用。
本实施例中，在形成所述衬底100和所述鳍部101后，所述形成方法还包括：在未被所述鳍部101覆盖的衬底100上形成隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。
所述隔离层用于实现相邻鳍部101之间以及相邻半导体结构之间的电隔离。
本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。
形成所述隔离层的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在未被所述鳍部101覆盖的衬底100上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩膜层；通过化学机械研磨等方式去除高于所述鳍部掩膜层的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度以形成隔离层。
需要说明的是，在形成所述隔离层之后，所述形成方法还包括：去除所述鳍部掩膜层，以露出所述鳍部的顶部。
继续参考图4，在所述基底上形成栅极结构。
所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100和鳍部101，所以在所述基底上形成栅极结构的步骤中，所述栅极结构横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁的表面。
本实施例中，所述栅极结构为伪栅结构111，用于为定义后续所形成栅极结构的尺寸和位置，并为所述栅极结构占据空间位置；此外，所述栅极结构还用于遮挡部分基底，避免后续所形成的源漏掺杂区之间距离过近。
具体的，所述伪栅结构111为单层结构，包括多晶硅材料的伪栅极。本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
此外，本发明另一些实施例中，所述伪栅结构还可以为叠层结构，包括伪栅极以及位于所述伪栅极上的伪氧化层，所述伪氧化层的材料可以为氧化硅和氮氧化硅。
具体的，形成所述伪栅结构111的步骤包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成栅极掩膜(图中未标示)；以所述栅极掩膜为掩膜，刻蚀所述栅极材料层至露出所述基底位置，以形成所述伪栅结构111。
所述栅极掩膜用于定义所述伪栅结构111的尺寸和位置。具体的，本实施例中，所述栅极掩膜的材料为氮化硅。此外，所述栅极掩膜还用于在后续工艺中作为刻蚀停止层。所以在形成所述伪栅结构111之后，本实施例中，所述栅极掩膜并未被去除。
需要说明的是，形成所述栅极结构后，所述形成方法还包括：在栅极结构侧壁上形成侧墙(图中未标示)，以保护所述栅极结构。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
参考图4，在所述栅极结构两侧的基底内形成源漏掺杂区。
所述源漏掺杂区用于形成所述半导体结构的源区或漏区。
所述基底包括衬底100和鳍部101，所以形成位于所述栅极结构两侧基底内的源漏掺杂区的步骤包括：在所述栅极结构两侧的鳍部101内形成应力层120；对所述应力层120进行掺杂以形成所述源漏掺杂区。本实施例中，所述栅极结构为伪栅结构111，所以所述源漏掺杂区位于所述伪栅结构111两侧的鳍部101内。
形成应力层120的步骤包括：通过外延生长的方式在所述栅极结构两侧的鳍部101内形成所述应力层120。所述衬底100包括第一区100p和第二区100n，所以形成所述应力层120的步骤包括：在所述第一区100p的伪栅结构111两侧的鳍部101内形成应力层120；在所述第二区100n衬底100上伪栅结构111两侧的鳍部101内形成应力层120。
所述第一区100p用于形成p型晶体管，所以所述第一区100p衬底100上应力层120为“∑”形的应力层，且材料为p型掺杂的锗硅或硅；所述第二区100n用于形成n型晶体管，所以所述第二区100n衬底100上应力层120为方形的应力层，且材料为n型掺杂的碳硅或硅。
对所述应力层120进行掺杂的步骤包括：在形成所述应力层120的过程中，进行原位离子掺杂以实现对所述应力层120的掺杂；或者，在形成所述应力层120之后，对所述应力层120进行离子注入，以实现对所述应力层120的掺杂。
具体的，所述第一区100p用于形成p型晶体管，所以所述第一区100p衬底100上应力层120内的掺杂离子为p型离子，例如硼离子、镓离子、铟离子；所述第二区100n用于形成n型晶体管，所以所述第二区100n衬底100上应力层120内的掺杂离子为n型离子，例如磷离子、砷离子、锑离子。
参考图5，形成覆盖所述源漏掺杂区的第一连接层141。
所述第一连接层141覆盖所述源漏掺杂区，用于减小所述源漏掺杂区与后续所形成插塞之间的接触电阻。
由于所述第一连接层141形成时，并未形成介质层，所述源漏掺杂区并未被材料膜层覆盖，因此与在接触孔底部形成连接层的技术方案相比，本发明技术方案中，第一连接层141所覆盖源漏掺杂区的面积并不受到接触孔的限制，能够有效增大第一连接层141所覆盖源漏掺杂区的面积。
本实施例中，所述源漏掺杂区包括应力层120。所以所述第一连接层141覆盖所述应力层120表面。
形成覆盖所述源漏掺杂区的第一连接层141的步骤包括：在所述源漏掺杂区上形成前驱金属层；使所述前驱金属层和所述源漏掺杂区的材料反应，以形成所述第一连接层141。
所述前驱金属层用于与所述源漏掺杂区的材料反应，以形成所述第一连接层141。
本实施例中，在所述源漏掺杂区上形成前驱金属层的步骤中，所述前驱金属层覆盖所述应力层120。由于介质层还未形成，所述应力层120未被材料膜层覆盖，所以所述前驱金属层覆盖所述应力层120露出的所有表面。
具体的，在所述源漏掺杂区上形成前驱金属层的步骤中，所述前驱金属层的材料为含钴合金，可以通过原子层沉积或物理气相沉积等膜层沉积方式形成。本实施例中，所述前驱金属层的材料为钴钛合金(cotix)或钴铂合金(coptx)。
钛或铂能够有效的抑制钴原子的扩散，钴铂合金或者钴钛合金能够承受较高的工艺温度，钴钛合金或钴铂合金能够承受高达1000℃的高温。所以将所述前驱金属层材料设置为钴钛合金或钴铂合金的做法，有利于降低第一连接层141的形成对所述源漏掺杂区的影响，从而提高所述源漏掺杂区的性能，改善所形成半导体结构的性能。
需要说明的是，钴钛合金或钴铂合金中钴的含量不宜太高也不宜太低。
钴钛合金或钴铂合金中钴的含量如果太低，则可能会影响所述第一连接层141的导电性能，可能会影响所述第一连接层141降低接触电阻的作用；钴钛合金或钴铂合金中钴的含量如果太高，则会影响所述第一连接层141的热稳定性能，钴原子可能在半导体工艺过程中发生扩散，从而影响所述源漏掺杂区的性能，造成所形成半导体结构性能退化。具体的，本实施例中，在所述源漏掺杂区上形成前驱金属层的步骤中，按原子数百分比，钴钛合金或钴铂合金中钴的含量在85％到95％范围内。所以，按原子数百分比，钴钛合金(cotix)或钴铂合金(coptx)中钛或铂的含量在5％到15％范围内，即x在5％到15％范围内。
此外，所述前驱金属层的厚度不宜太大也不宜太小。
所述前驱金属层的厚度如果太小，则与所述源漏掺杂区材料反映的金属材料过少，可能会影响所形成第一连接层141对接触电阻的降低作用；所述前驱金属层的厚度如果太大，则容易引起材料浪费、增加工艺难度的问题。具体的，本实施例中，在所述源漏掺杂区上形成前驱金属层的步骤中，所述前驱金属层的厚度在
使所述前驱金属层和所述源漏掺杂区的材料反应的步骤用于形成所述第一连接层141。
具体的，使所述前驱金属层和所述源漏掺杂区反应的步骤包括：进行第一退火处理，使所述前驱金属层和所述源漏掺杂区的材料反应，形成所述第一连接层141。在第一退火处理的过程中，所述前驱金属层的金属原子与所述源漏掺杂区的材料原子发生相互扩散并反应，以形成所述第一连接层141。
本实施例中，所述源漏掺杂区包括应力层120。所以所述第一连接层141覆盖所述应力层120表面。所以所述第一退火处理使所述前驱金属层的金属原子与所述应力层120中的硅原子相互扩散并发生反应，从而形成金属硅化物。
所述第一退火处理的退火温度不宜太高也不宜太低，退火时间不宜太长也不宜太短。
所述第一退火处理的退火温度如果低，退火时间如果太短，则会影响所述前驱金属层和所述源漏掺杂区材料之间原子相互扩散和反应的发生，所述前驱金属层和所述源漏掺杂区之间可能出现反应不完全的问题，从而影响所述第一连接层141的形成；所述第一退火处理的退火温度如果高，退火时间如果太长，则会增加不必要的工艺风险，可能会影响衬底100上其他半导体结构的性能。所以本实施例中，进行第一退火处理，使所述前驱金属层和所述源漏掺杂区的材料反应的步骤中，工艺参数包括：退火温度在600℃到900℃范围内；退火时间在20s到80s范围内。
需要说明的是，本实施例中，在形成所述前驱金属层的步骤中，并未使用掩膜，所以所述前驱金属层不仅覆盖所述应力层120的表面，还覆盖所述伪栅结构111以及所述基底上其他的半导体结构。但是第一退火处理过程中，只有所述应力层120会与所述前驱金属层反应，所以只有在所述应力层120表面形成有所述第一连接层141。因此第一退火处理之后，所述形成方法还包括：去除未发生反应的所述前驱金属层，以防止所述前驱金属层影响其他半导体结构。
结合参考图6至图8，在所述栅极结构露出的基底上形成介质层130(如图8所示)，所述介质层130覆盖所述第一连接层141。
所述介质层130用于实现相邻半导体结构之间的电隔离。
本实施例中，所述介质层130的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体的，所述基底包括衬底100以及位于所述衬底100上的鳍部101，相邻鳍部101之间还具有隔离层。所以所述介质层130位于所述衬底100、所述鳍部101以及所述隔离层上。
本实施例中，所述栅极结构为伪栅结构111。所以在所述栅极结构露出的基底上形成介质层130的步骤包括：如图6所示，在所述栅极结构露出的基底上形成第一介质层131，所述第一介质层露出所述伪栅结构111；如图7和图8所示，在所述第一介质层131上形成第二介质层132，所述第二介质层132和所述第一介质层131用于形成所述介质层130。
由于所述栅极结构为伪栅结构111，形成第一介质层131之后，形成第二介质层132之前，所述形成方法还包括：去除所述伪栅结构111(如图6所示)，在所述第一介质层131内形成底部露出所述基底的栅极开口(图中未示出)；在所述栅极开口内形成金属栅极结构110，所述金属栅结构110包括位于所述基底上的栅介质层和位于所述栅介质层上的金属栅电极。
所述第一介质层131用于构成所述介质层130，还用于围成栅极开口，定义所形成金属栅极结构110的尺寸和位置。所以所述第一介质层131露出所述伪栅结构111，从而为所述伪栅结构111的去除提供工艺基础。
具体的，形成所述第一介质层131的步骤包括：在所述伪栅结构111露出的基底上形成第一介质材料层，所述第一介质层材料层覆盖所述伪栅结构111；通过化学机械研磨的方式去除高于所述伪栅结构111的第一介质材料层，以露出所述伪栅结构111的顶部。
去除高于所述伪栅结构111的第一介质材料层的过程中，以所述栅极掩膜为停止层进行平坦化处理。所以在去除高于所述伪栅结构111的第一介质材料层之后，所述形成方法还包括：去除所述栅极掩膜，以露出所述伪栅结构111。
结合参考图7，形成所述第一介质层131之后，去除所述伪栅结构111，形成栅极开口。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100和所述鳍部101，所述伪栅结构111(如图6所示)横跨所述鳍部101且覆盖所述鳍部101部分顶部和部分侧壁的表面。所以去除所述伪栅结构111之后，所形成的栅极开口底部露出所述鳍部101部分顶部和部分侧壁的表面。
如图7所示，形成所述栅极开口之后，在所述栅极开口内形成金属栅极结构110。
具体的，在所述栅极开口内形成金属栅极结构110的步骤包括：在所述栅极开口底部露出的基底上形成所述栅介质层(图中未标示)；在所述栅介质层上形成所述金属栅电极。
所述栅介质层用于实现所形成栅极结构与基底内沟道之间的电隔离。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为hfo2。本发明其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro、或al2o3等。
本实施例中，所述栅极开口底部露出所述鳍部101部分顶部和部分侧壁的表面。所以所述栅介质层横跨所述鳍部101，且位于所述鳍部101部分顶部和部分侧壁上。
所述栅介质层可以通过原子层沉积的方式形成。本发明其他实施例中，所述栅介质层还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
所述金属栅电极用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅电极的材料为w。本发明其他实施例中，所述金属栅电极的材料还可以为al、cu、ag、au、pt、ni或ti等。
需要说明的是，为了提高所形成栅介质层的质量，从而提高所形成金属栅极结构110的性能，本实施例中，在所述栅极开口底部露出的基底上形成栅介质层之后，在所述栅介质层上形成金属栅电极之前，所述形成方法还包括：对所述栅介质层进行第二退火处理。
所述第二退火处理用于提高所形成栅介质层的质量，从而改善所述金属栅极结构110的质量。具体的，所述第二退火处理为高k栅介质层的沉积后退火处理(postdepositionanneal，pda)。
需要说明的是，所述第二退火处理的温度不宜太低也不宜太高。
所述第二退火处理的温度如果太低，则所述第二退火处理改善所述栅介质层质量的作用不明显，不利于所述金属栅极结构110性能的提高；所述第二退火处理的温度如果太高，则容易增大工艺风险，会增加不必要的工艺风险，可能会影响衬底100上其他半导体结构的性能。本实施例中，对所述栅
介质层进行第二退火处理的步骤中，退火温度在800℃到1000℃范围内。
由于钴钛合金和钴铂合金的热稳定性能较好，能够承受较高的工艺温度(钴钛合金或钴铂合金能够承受高达1000℃的高温)。所以在第二退火处理过程中，由钴钛合金和钴铂合金反应所形成的第一连接层141稳定性能较好，对所述应力层120的影响较小，有利于提高所形成半导体结构的性能。
需要说明的是，本实施例中，在形成所述第一连接层141之后，在形成所述第一介质层131之前，所述形成方法还包括：形成接触孔刻蚀停止层(图中未标示)，所述接触孔刻蚀停止层覆盖所述应力层120。
所述第二介质层132用于构成所述介质层130，以实现不同半导体结构之间的电隔离。具体的，所述第二介质层132覆盖所述第一介质层131和所述金属栅极结构110。
参考图9，在所述介质层130内形成接触孔151，所述接触孔151露出所述第一连接层141。
所述接触孔151用于为后续插塞的形成提供工艺基础。
所述源漏掺杂区包括应力层120，所以本实施例中，在所述介质层130内形成接触孔151的步骤中，所述接触孔151贯穿所述介质层130和所述第一连接层141，底部露出所述应力层120，侧壁露出所述第一连接层141。形成贯穿所述第一连接层141和所述介质层130的接触孔151的做法有利于扩大形成所述接触孔151的工艺窗口，有利于降低工艺难度。
具体的，所述应力层120上覆盖有第一连接层141、接触孔刻蚀停止层、第一介质层131以及第二介质层132。所以所述接触孔151依次贯穿第二介质层132、第一介质层131、接触孔刻蚀停止层以及第一连接层141，底部露出部分所述应力层120。
由于所述接触孔151贯穿所述第一连接层141，所以所述接触孔151侧壁露出第一连接层141的侧壁。
结合参考图10和图11，在所述接触孔151(如图10所示)内形成与所述第一连接层141相连的插塞150。
所述插塞150用于实现源漏掺杂区与外部电路的电连接。
本实施例中，所述插塞150的材料为钨。具体的，所述源漏掺杂区包括应力层120，所以所述插塞150位于所述应力层120上且贯穿所述应力层120上的介质层130。
具体的，形成所述插塞150的步骤包括：向所述接触孔151内填充导电材料，所述导电材料覆盖所述介质层130；去除高于所述介质层130的导电材料，以形成所述插塞150。
需要说明的是，由于所述接触孔151贯穿所述第一连接层141，所以在所述接触孔151底部所述插塞150和所述应力层120之间接触电阻较大，因此为了减小所述接触电阻，本实施例中，在所述介质层130内形成接触孔151之后，在所述接触孔151内形成与所述第一连接层141相连的插塞150之前，所述形成方法还包括：在所述接触孔151底部形成位于覆盖所述源漏掺杂区的第二连接层142，所述第二连接层142与所述第一连接层141相接触。所以在所述接触孔151内形成与所述第一连接层141相连的插塞150的步骤包括：底部形成有第二连接层142的接触孔151内形成所述插塞150。
所述第二连接层142用于实现所述插塞150和所述第一连接层141之间的连接，还用于减小所述插塞150与所述应力层120之间的接触电阻。
本实施例中，所述第二连接层142的厚度大于所述接触孔151底部到所述第一连接层141之间的距离，所以所述第二连接层142的侧壁与所述第一连接层141的侧壁相接触。
本发明其他实施例中，所述第二连接层还可以保形覆盖所述接触孔的底部以及部分侧壁，覆盖所述接触孔侧壁露出的第一连接层侧壁，从而与所述第一连接层之间的接触相连。
具体的，所述第二连接层142的材料包括钛。形成所述第二连接层142的步骤包括：形成覆盖接触孔151底部和侧壁的反应金属层；进行第三退火处理，以使所述反应金属层和所述应力层120发生反应，从而形成所述第二连接层142。
所述插塞150通过所述第一连接层141和所述第二连接层142构成的连接层实现与所述源漏掺杂区之间的电连接。与仅在接触孔底部形成连接层的技术方案相比，所述第一连接层141和所述第二连接层142所覆盖源漏掺杂区的面积不受到接触孔露出源漏掺杂区面积的限制，也就是说，所述第一连接层141和所述第二连接层142所覆盖源漏掺杂区面积更大，有利于减小所述插塞150与所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。
相应的，本发明还提供一种半导体结构。
参考图11，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：
基底；位于所述基底上的栅极结构；位于所述栅极结构两侧的源漏掺杂区；位于所述栅极结构露出基底上的介质层130；位于所述源漏掺杂区上的插塞150，所述插塞150贯穿所述介质层130；位于所述插塞150露出源漏掺杂区上的第一连接层141，所述第一连接层141与所述插塞150相连。
所述基底用于提供工艺操作基础。
所述半导体结构为鳍式场效应晶体管，所以所述基底包括衬底100以及位于所述衬底100上分立的鳍部101。本发明其他实施例中，所述半导体结构也可以是平面晶体管，所述基底为平面基底。
所述衬底100用于提供工艺操作平台。
所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述衬底100包括具有第一类型晶体管的第一区100p和具有第二类型晶体管的100n。具体的，所述第一类型晶体管为p型晶体管，所述第二类型晶体管为n型晶体管。
本实施例中，所述第一区100p的衬底100和所述第二区100n的衬底100相隔离设置。本发明其他实施例中，所述第一区的衬底和所述第二区的衬底也可以相邻设置。此外，本发明另一些实施例中，所述衬底也可以只包括第一区或第二区。
所述鳍部101用于提供所述鳍式场效应晶体管的沟道。
所述鳍部101的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。
本实施例中，所述半导体结构还包括：位于未被所述鳍部101覆盖衬底100上的隔离层(图中未标示)，所述隔离层顶部低于所述鳍部101的顶部且覆盖所述鳍部101侧壁的部分表面。
所述隔离层用于实现相邻鳍部101之间以及相邻半导体结构之间的电隔离。本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅等材料。
所述半导体结构为鳍式场效应晶体管，所述基底包括衬底100和鳍部101，所以所述栅极结构横跨所述鳍部，且覆盖所述鳍部部分顶部和部分侧壁的表面。
所述栅极结构用于控制所述半导体结构沟道的导通和截断。
本实施例中，所述栅极结构为金属栅极结构110，包括位于所述基底上的栅介质层；位于所述栅介质层上的金属栅电极。
所述栅介质层用于实现所述栅极结构与基底内沟道之间的电隔离。
本实施例中，所述基底包括衬底100和鳍部101，所以所述栅介质层横跨所述鳍部101，且位于所述鳍部101部分顶部和部分侧壁上。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为hfo2。本发明其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro、或al2o3等。
所述金属栅电极用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅电极的材料为w。本发明其他实施例中，所述金属栅电极的材料还可以为al、cu、ag、au、pt、ni或ti等。
所述源漏掺杂区用于形成所述半导体结构的源区或漏区。
所述基底包括衬底100和鳍部101，所述栅极结构为金属栅极结构110，所以所述源漏掺杂区位于所述金属栅极结构110两侧的鳍部101内。而且所述源漏掺杂区包括位于所述金属栅极结构110两侧的鳍部101内的应力层120，所述应力层120为掺杂的应力层，所述应力层120内具有掺杂离子。
所述衬底100包括第一区100p和第二区100n，所以所述应力层120包括：位于所述第一区100p衬底100上金属栅极结构110两侧的鳍部101内的应力层120和位于所述第二区100n衬底100上金属栅极结构110两侧的鳍部101内的应力层120。
所述第一区100p用于形成p型晶体管，所以所述第一区100p衬底100上的应力层120为“∑”形的应力层，且材料为p型掺杂的锗硅或硅；而且所述第一区100p衬底100上应力层120内的掺杂离子为p型离子，例如硼离子、镓离子、铟离子。
所述第二区100n用于形成n型晶体管，所以所述第二区100n衬底100上的应力层120为方形的应力层，且材料为n型掺杂的碳硅或硅；而且所述第二区100n衬底100上应力层120内的掺杂离子为n型离子，例如磷离子、砷离子、锑离子。
所述介质层130用于实现相邻半导体结构之间的电隔离。
本实施例中，所述介质层130的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
具体的，所述基底包括衬底100以及位于所述衬底100上的鳍部101，相邻鳍部101之间还具有隔离层。所以所述介质层130位于所述衬底100、所述鳍部101以及所述隔离层上。
本实施例中，采用后栅工艺形成所述金属栅极结构110，所以所述介质层130包括位于所述金属栅极结构110露出基底上的第一介质层131，所述第一介质层131与所述金属栅极结构110顶部齐平；以及位于所述第一介质层131上的第二介质层132，所述第二介质层132覆盖所述第一介质层131和所述金属栅极结构110。
所述插塞150用于实现源漏掺杂区与外部电路的电连接。
本实施例中，所述插塞150的材料为钨。具体的，所述源漏掺杂区包括应力层120，所以所述插塞150位于所述应力层120上且贯穿所述应力层120上的第一介质层131和第二介质层132。
所述第一连接层141覆盖所述源漏掺杂区，用于减小所述源漏掺杂区与所述插塞150之间的接触电阻。
由于所述第一连接层141覆盖所述插塞150所露出的源漏掺杂区，所以所述第一连接层141覆盖所述插塞150的面积并不受到所述插塞150覆盖所述源漏掺杂区面积的限制，所以所述第一连接层141的设置能够有效增大所述源漏掺杂区表面覆盖连接层的面积，有利于减小所述插塞与所述源漏掺杂区之间的接触电阻，有利于提高所述半导体结构的性能。
本实施例中，所述源漏掺杂区包括应力层120。所以所述第一连接层141覆盖所述插塞150露出所述应力层120的表面。
所述第一连接层141的材料为含钴合金的硅化物。具体的，所述第一连接层141的材料为钴钛合金的硅化物或者钴铂合金的硅化物。钴钛或钴铂的热稳定性能较好，能承受较高的温度(钴钛合金或钴铂合金能够承受高达1000℃的高温)。所以将所述第一连接层141的材料设置为钴钛合金硅化物或者钴铂合金硅化物的做法，能够降低第一连接层141的形成对所述源漏掺杂区的影响，从而提高所述源漏掺杂区的性能。
需要说明的是，本实施例中，所述插塞150不仅贯穿所述应力层120上的介质层130，还贯穿所述第一连接层141，所述半导体结构还包括：位于所述插塞150和所述应力层120之间的第二连接层142，所述第二连接层142与所述第一连接层141相接触。
所述插塞150通过所述第二连接层142实现与所述第一连接层141的连接。这种做法，能够有效的减小所述插塞150与下方应力层120之间的接触电阻，有利于改善所述半导体结构的性能。
所述第二连接层142用于实现所述插塞150和所述第一连接层141之间的连接，还用于减小所述插塞150与所述应力层120之间的接触电阻。
所述第二连接层142的材料为钛的硅化物。
本实施例中，所述第二连接层142的侧壁与所述第一连接层141的侧壁相接触。本发明其他实施例中，所述第二连接层还可以保形覆盖所述接触孔的底部以及部分侧壁，覆盖所述接触孔侧壁露出的第一连接层侧壁，从而与所述第一连接层之间的接触相连。
所述插塞150通过所述第一连接层141和所述第二连接层142构成的连接层实现与所述源漏掺杂区之间的电连接。与仅在接触孔底部形成连接层的技术方案相比，所述第一连接层141和所述第二连接层142所覆盖源漏掺杂区的面积不受到接触孔露出源漏掺杂区面积的限制，也就是说，所述第一连接层141和所述第二连接层142所覆盖源漏掺杂区面积更大，有利于减小所述插塞150与所述源漏掺杂区之间的接触电阻，有利于提高所述半导体结构的性能。
综上，本发明技术方案，在形成源漏掺杂区之后，形成介质层之前，形成覆盖所述源漏掺杂区的第一连接层；形成的接触孔贯穿所述介质层和所述第一连接层，所述接触孔的侧壁露出所述第一连接层；且在所述接触孔内形成与所述第一连接层相连的插塞。由于所述第一连接层在形成介质层之前形成，而且所述接触孔侧壁露出所述第一连接层，因此所述第一连接层能够与接触孔未露出的部分源漏掺杂区实现连接，与所述第一连接层相连的插塞能够通过所述第一连接层实现与接触孔未露出部分源漏掺杂区实现连接，所述第一连接层覆盖源漏掺杂区的面积并不受到接触孔露出源漏掺杂区面积的限制，所以所述第一连接层的设置能够有效增大所述源漏掺杂区表面覆盖连接层的面积，有利于减小所述插塞与所述源漏掺杂区之间的接触电阻，有利于提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。