一种半导体器件及其制作方法与流程

本申请涉及半导体技术领域，特别涉及一种半导体器件及其制作方法。

背景技术：

随着半导体技术的不断发展，存储器件越来越多的应用到人们的工作以及日常生活当中，为人们的工作以及日常生活带来了巨大的便利。

目前，存储器已经逐步从简单的平面结构发展为复杂的三维结构。如图1所示，三维存储器通常包括叠层结构110和贯穿该多层膜结构的多个深槽120，这种结构可以通过多层薄膜沉积形成叠层结构后进行高深宽比的深槽刻蚀来实现。现有技术中，采用深槽刻蚀工艺形成的器件良率不高。

技术实现要素：

为解决上述技术问题，本发明提供一种半导体器件及其制作方法，提高了器件的良率。技术方案如下：

一种半导体器件的制作方法，包括：

提供半导体基底，所述半导体基底包括器件制作区和围绕所述器件制作区的边缘区域；

在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度；

在所述器件制作区形成所述半导体器件。

优选的，所述在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度，包括：

在所述半导体基底表面形成等厚的抗反射层；

减薄所述器件制作区的所述抗反射层，使得所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度。

优选的，所述减薄所述器件制作区的所述抗反射层，包括：

在所述抗反射层上形成第一掩膜，所述第一掩膜暴露所述器件制作区的抗反射层；

刻蚀所述抗反射层，以去除预设厚度的所述抗反射层。

优选的，所述预设厚度为所述抗反射层厚度的20％～80％，包括端点值。

优选的，所述抗反射层为氮氧化硅。

优选的，采用等离子体刻蚀工艺刻蚀预设厚度的所述抗反射层，刻蚀气体为CHF₃和CF₄。

优选的，所述边缘区域为所述半导体基底的边缘至所述半导体基底内部距离该边缘1mm～10mm的区域，包括端点值。

优选的，所述提供半导体基底，包括：

提供衬底；

在所述衬底上形成第一堆叠层，所述第一堆叠层包括多层交错堆叠的氧化硅层和氮化硅层；

在所述第一堆叠层上形成不定形碳薄膜，形成所述半导体基底。

优选的，所述形成半导体器件，包括：

在所述抗反射层上形成第二掩膜，所述第二掩膜的开口暴露所述抗反射层；

刻蚀所述抗反射层、所述不定形碳薄膜、所述第一堆叠层和部分所述衬底，形成沟槽。

一种半导体器件，采用上述方法得到的半导体器件。

与现有技术相比，本发明的有益效果为：

本发明中的半导体器件及其制作方法，通过在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度，其中，厚度较小的器件制作区的抗反射层易于被刻蚀，利于半导体器件的制作，同时，围绕器件制作区的边缘区域由于较厚抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了半导体器件的良率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中三维存储器的结构示意图；

图2是本发明实施例制作方法的流程图；

图3是本发明实施例中半导体基底的区域划分示意图；

图4是本发明实施例中半导体基底的剖面结构示意图；

图5是本发明实施例中步骤S121中的结构示意图；

图6是本发明实施例中步骤S122中的结构示意图；

图7是本发明实施例中半导体器件结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如背景技术所述，现有技术中，采用深槽刻蚀工艺形成的三维存储器的良率不高。

发明人发现，这是由于在芯片制作过程中，采用深槽刻蚀工艺，通常需要采用数微米厚的硬掩膜薄膜层(Hard Mask，通常为不定型碳)和一定厚度的抗反射层(SiON薄膜)来控制深槽的形貌。然而，采用此种工艺在晶圆中间区域和晶圆边缘区域形成的深槽形貌具有很大的差别。一般来说，晶圆中间区域的深槽形貌较好，晶圆边缘区域的深槽形貌较差，因此，在晶圆边缘区域进行深槽刻蚀，不仅无法形成有效芯片(即，半导体器件)，且有可能对中间区域的芯片带来缺陷。

有鉴于此，本发明提出一种半导体器件及其制作方法，包括：提供半导体基底，所述半导体基底包括器件制作区和围绕所述器件制作区的边缘区域；在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度；在所述器件制作区形成所述半导体器件。

其中，所述半导体基底可以为晶圆，也可以为其他形状的半导体基底，本发明在此不做限定。

所述半导体基底包括器件制作区和围绕所述器件制作区的边缘区域。所述器件制作区可以为由多个半导体器件联合排布形成的一个整片的区域，也可以为由单个半导体器件占据的某个区域，或者，所述器件制作区还可以为由半导体器件占据的区域和连接该区域与边缘区域的过渡区域构成。本发明在此不做限定，本领域技术人员可以在本发明公开的基础上进行相应的设置。

可以看出，本发明中的半导体器件及其制作方法，通过在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度，其中，厚度较小的器件制作区的抗反射层易于被刻蚀，利于半导体器件的制作，同时，围绕器件制作区的边缘区域由于较厚的抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了半导体器件的良率。

以上是本发明的中心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的一个实施例中，提供了一种半导体器件的制作方法，如图2所示，包括：

步骤S110：提供半导体基底，所述半导体基底包括器件制作区和围绕所述器件制作区的边缘区域；

步骤S120：在所述半导体基底表面形成抗反射层，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度；

步骤S130：在所述器件制作区形成所述半导体器件。

首先，执行步骤S110，如图3所示，提供半导体基底，所述半导体基底包括器件制作区210和围绕所述器件制作区的边缘区域220。

在本实施例中，所述半导体基底为晶圆200。所述半导体基底200包括器件制作区210和围绕所述器件制作区的边缘区域220(以图3中虚线为分界线)。所述器件制作区可以为由多个半导体器件联合排布形成的一个整片的区域，也可以为由单个半导体器件占据的某个区域，或者，所述器件制作区还可以为由半导体器件占据的区域和连接该区域与边缘区域的过渡区域构成。在本实施例中，所述器件制作区210包括由半导体器件占据的区域211和连接该区域与边缘区域的过渡区域212构成。

所述边缘区域为所半导体基底的边缘至所述半导体基底内部距离该边缘1mm～10mm的区域，包括端点值。在本实施例中，所述边缘区域为半导体基底的边缘至所述半导体基底内部距离该边缘5mm的区域。在本发明的其他实施例中。所述边缘区域还可以为半导体基底的边缘至所述半导体基底内部距离该边缘8mm的区域。本领域技术人员可以在本发明公开的基础上进行对应的设置。

其中，步骤S110可以包括如下步骤：

步骤S111：提供衬底；

步骤S112：在所述衬底上形成第一堆叠层，所述第一堆叠层包括多层交错堆叠的氧化硅层和氮化硅层；

步骤S113：在所述第一堆叠层上形成不定形碳薄膜，形成所述半导体基底。

其中，如图4所示的半导体基底的剖面图，首先，执行步骤S111，提供衬底205，所述衬底205为半导体衬底，所述衬底205可以为硅衬底、锗衬底或者其他结构的多层半导体结构外延形成的衬底。

接着，执行步骤S112，在所述衬底205上形成第一堆叠层，所述第一堆叠层包括多层交错堆叠的氧化硅层202和氮化硅层203。其中，所述形成第一堆叠层的方法可以为气相沉积方法。

具体的，所述第一堆叠层中的氧化硅的厚度为10nm～80nm，氮化硅的厚度为10nm～80nm，以一层氧化硅和一层氮化硅为一层叠层，所述第一堆叠层的层数可以为任意大于1的值，本领域技术人员可以在本发明的基础上进行对应的设置。

接着，执行步骤S113，在所述第一堆叠层上形成不定形碳薄膜，形成所述半导体基底。其中，所述不定形碳薄膜204的厚度为1μm～5μm，包括端点值。

接着，执行步骤S120，在所述半导体基底表面形成抗反射层201，所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度。所述预设厚度为所述抗反射层的20％～80％，其中，在本实施例中，所述预设厚度为

具体的，步骤S120可以包括：

步骤S121：在所述半导体基底表面形成等厚的抗反射层。

步骤S122：减薄所述器件制作区的所述抗反射层，使得所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度。

其中，在步骤S121中，在所述半导体基底表面形成等厚的抗反射层201，如图5所示。本实施例中，所述抗反射层为氮氧化硅，所述抗反射层的厚度为在本发明的其他实施例中，所述抗反射层还可以为其他材料。

接着，进行步骤S122，减薄所述器件制作区的所述抗反射层，使得所述抗反射层对应所述器件制作区的厚度小于所述抗反射层对应所述边缘区域的厚度。如图6所示减薄后的抗反射层206，通过在器件制作区刻蚀预设厚度的抗反射层，能够使器件制作区的抗反射层的厚度变小，从而易于被刻蚀，利于半导体器件的制作。同时，围绕器件制作区的边缘区域的较厚抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了三维存储器的良率。

具体的，所示步骤S122可以包括：

步骤S122A：在所述抗反射层上形成第一掩膜，所述第一掩膜暴露所述器件制作区的抗反射层；

步骤S122B：刻蚀所述抗反射层，以去除预设厚度的所述抗反射层。

其中，所述第一掩膜为图形化的光刻胶层，该光刻胶层可以通过旋涂光刻胶、曝光光刻胶、显影等工艺得到对应的图形，从而使该层暴露出器件制作区210的抗反射层。

接着，进行刻蚀，去除预设厚度的抗反射层。在本实施例中，以所述抗反射层为氮氧化硅为例。步骤S122B中的刻蚀可以为干法刻蚀或者湿法刻蚀。

具体的，在本实施例中，采用干法刻蚀中的等离子体刻蚀工艺刻蚀预设厚度的所述抗反射层。在进行等离子体刻蚀工艺中，刻蚀气体为CHF₃和CF₄，其中，CHF₃气体的流量为100sccm，CF₄气体的流量为250sccm，刻蚀时间20s～130s。

可以看出，在本实施例中，通过在器件制作区刻蚀预设厚度的抗反射层，能够使器件制作区的抗反射层的厚度变小，从而易于被刻蚀，利于半导体器件的制作。同时，围绕器件制作区的边缘区域的较厚抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了三维存储器的良率。

接着，执行步骤S130，在所述器件制作区形成所述半导体器件。

具体的，在本实施例中，步骤S130可以包括刻蚀所述抗反射层、所述不定形碳薄膜、所述第一堆叠层和部分所述衬底，形成沟槽207，如图7所示。

其中，本步骤中可以具体包括：

步骤S131：在所述抗反射层上形成第二掩膜，所述第二掩膜的开口暴露所述抗反射层；

步骤S132：刻蚀所述抗反射层、所述不定形碳薄膜、所述第一堆叠层和部分所述衬底，形成沟槽207。

其中，本步骤中采用等离子体刻蚀工艺进行对应的刻蚀，本步骤中的刻蚀气体可以为C₄F₈，C₄F₆和O₂，其中，C₄F₈气体的流量为150sccm，C₄F₆气体的流量为200sccm，O₂气体的流量为200sccm，刻蚀时间根据叠层结构不同的层数进行不同的设置，本发明在此不再赘述。

需要说明的是，本步骤即深槽刻蚀步骤，通过本步骤，用于形成高深宽比的沟槽。

在本实施例提供的半导体器件的制作方法中，通过在器件制作区刻蚀预设厚度的抗反射层，能够使器件制作区的抗反射层的厚度变小，从而易于被刻蚀，利于半导体器件的制作。同时，围绕器件制作区的边缘区域由于其较厚的抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了三维存储器的良率。

在本发明的另一实施例中，提供了一种采用上述实施例方法制作的半导体器件，通过在器件制作区刻蚀预设厚度的抗反射层，能够使器件制作区的抗反射层的厚度变小，从而易于被刻蚀，利于半导体器件的制作。同时，围绕器件制作区的边缘区域由于其较厚的抗反射层，避免了半导体器件由于边缘区域被刻蚀造成的缺陷，提高了三维存储器的良率。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。