半导体存储装置的制作方法

本申请案享有以日本专利申请案2016-217885号(申请日：2016年11月8日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。

实施方式涉及一种半导体存储装置。

背景技术：

近年来，提出了使存储器单元三维地集成而成的积层型半导体存储装置。在这种积层型半导体存储装置中，设置着在半导体基板上交替地积层电极膜及绝缘膜而成的积层体，且设置着贯穿积层体的半导体柱。而且，在电极膜与半导体柱的每一交叉部分形成存储器单元晶体管。在这种积层型半导体存储装置中，存在随着高集成化而电极膜的电阻增加的问题。

技术实现要素：

实施方式提供一种电极膜的电阻较低的半导体存储装置。

实施方式的半导体存储装置具备：第一电极膜，沿第一方向延伸；第二电极膜，设置于所述第一电极膜的相对于所述第一方向交叉的第二方向上，且沿所述第一方向延伸；第三电极膜，设置于所述第一电极膜的所述第二方向上，且沿所述第一方向延伸；绝缘部件，设置于所述第二电极膜与所述第三电极膜之间，且沿所述第一方向延伸；第一半导体部件，沿所述第二方向延伸，且贯穿所述第一电极膜及所述第二电极膜；第二半导体部件，沿所述第二方向延伸，且贯穿所述第一电极膜及所述第三电极膜；以及第三半导体部件，沿所述第二方向延伸，且第一部分配置于所述第二电极膜与所述第三电极膜之间且与所述绝缘部件相接，第二部分贯穿所述第一电极膜。在所述第一方向上，所述第三半导体部件的排列密度小于所述第一半导体部件的排列密度及所述第二半导体部件的排列密度。

附图说明

图1是表示第一实施方式的半导体存储装置的立体图。

图2是表示第一实施方式的半导体存储装置的俯视图。

图3是沿图2所示的a-a'线的剖视图。

图4是沿图2所示的b-b'线的剖视图。

图5是表示图2的区域c的放大俯视图。

图6是表示图3的区域d的放大剖视图。

图7是表示第一实施方式的半导体存储装置的制造方法的剖视图。

图8是表示第一实施方式的半导体存储装置的制造方法的剖视图。

图9是表示第一实施方式的半导体存储装置的制造方法的剖视图。

图10是表示第一实施方式的半导体存储装置的制造方法的剖视图。

图11是表示第一比较例的半导体存储装置的俯视图。

图12是沿图11所示的e-e'线的剖视图。

图13是表示第二比较例的半导体存储装置的俯视图。

图14是表示第二实施方式的半导体存储装置的俯视图。

图15是表示第三实施方式的半导体存储装置的俯视图。

图16是表示第四实施方式的半导体存储装置的俯视图。

图17是表示第五实施方式的半导体存储装置的俯视图。

图18是表示第六实施方式的半导体存储装置的俯视图。

图19是表示第七实施方式的半导体存储装置的俯视图。

具体实施方式

(第一实施方式)

首先，对第一实施方式进行说明。

图1是表示本实施方式的半导体存储装置的立体图。

图2是表示本实施方式的半导体存储装置的俯视图。

图3是沿图2所示的a-a'线的剖视图。

图4是沿图2所示的b-b'线的剖视图。

图5是表示图2的区域c的放大俯视图。

图6是表示图3的区域d的放大剖视图。

此外，各图是示意性图，适当夸张及省略地描绘。例如，各构成要素是比实际更少且更大地描绘。另外，各图间，构成要素的个数及尺寸比等未必一致。

本实施方式的半导体存储装置为积层型nand(与非)闪速存储器。

如图1所示那样，在本实施方式的半导体存储装置1(以下，也简称为“装置1”)中，设置着硅衬底10。硅衬底10例如由硅的单晶形成。在硅衬底10上设置着氧化硅膜11。

以下，在本说明书中，为了方便说明，采用xyz正交坐标系。将相对于硅衬底10的上表面10a平行、且相互正交的两个方向设为“x方向”及“y方向”，将相对于硅衬底10的上表面10a垂直的方向设为“z方向”。另外，也将z方向中从硅衬底10朝向氧化硅膜11的方向称为“上”，也将其反方向称为“下”，但该表达也是为了方便，与重力的方向无关。

另外，在本说明书中，所谓“氧化硅膜”是指以硅氧化物(sio)作为主成分的膜，包含硅(si)及氧(o)。关于其他构成要素也同样地，于在构成要素的名称中包含材料名的情况下，该构成要素的主成分为该材料。另外，通常，硅氧化物为绝缘材料，所以只要无特别说明，则氧化硅膜为绝缘膜。关于其他部件也同样地，作为原则，该部件的特性反映主成分的特性。

在氧化硅膜11上，沿z方向交替地积层着氧化硅膜12及电极膜13。由氧化硅膜11、以及交替地积层的多个氧化硅膜12及多个电极膜13形成积层体15。积层体15的长度方向为x方向。于在y方向上介隔着积层体15的位置设置着源极电极板17。源极电极板17的下端连接于硅衬底10。电极膜13的形状为沿x方向延伸的带状，该电极膜13的最长的长度方向为x方向，第二长的宽度方向为y方向，最短的厚度方向为z方向。

在装置1中，设置着多个积层体15及多个源极电极板17，且沿y方向交替地排列。在积层体15与源极电极板17之间，例如设置着包含硅氧化物的绝缘板18(参照图2)。

在积层体15内设置着沿z方向延伸且贯穿积层体15的柱状部件20。柱状部件20的下端与硅衬底10相接，且上端露出于积层体15的上表面。如下所述那样，在各柱状部件20内设置着一根硅柱30(参照图5及图6)。

在积层体15上设置着沿y方向延伸的源极线21及多条位线22。源极线21设置于较位线22更靠上方。源极线21是经由插塞24而连接于源极电极板17的上端。另外，位线22是经由插塞23而连接于硅柱30的上端。由此，形成(位线22-插塞23-硅柱30-硅衬底10-源极电极板17-插塞24-源极线21)的电流路径，各硅柱30连接于位线22与源极线21之间。

在积层体15中，从上数一层或多层电极膜13作为上部选择栅极线sgd而发挥功能，在上部选择栅极线sgd与柱状部件20的每一交叉部分构成上部选择栅极晶体管std。另外，从下数一层或多层电极膜13作为下部选择栅极线sgs而发挥功能，在下部选择栅极线sgs与柱状部件20的每一交叉部分构成下部选择栅极晶体管sts。除了下部选择栅极线sgs及上部选择栅极线sgd以外的电极膜13作为字线wl而发挥功能，在字线wl与柱状部件20的每一交叉部分构成存储器单元晶体管mc。由此，沿各硅柱30串联连接着多个存储器单元晶体管mc，在这些存储器单元晶体管mc的两端连接着下部选择栅极晶体管sts及上部选择栅极晶体管std而形成nand串。

在积层体15的上部的y方向中央部设置着沿x方向延伸的绝缘部件19，将成为上部选择栅极线sgd的电极膜13在y方向上分断成两部分。绝缘部件19例如包含硅氧化物。绝缘部件19的形状为带状。绝缘部件19未到达至成为字线wl的电极膜13，因此，成为字线wl的电极膜13未分断。因此，在某一根字线wl上，配置着排列在相同的高度上的两根上部选择栅极线sgd。换句话说，绝缘部件19配置于排列在相同的高度上的两根上部选择栅极线sgd之间。

如图2所示那样，柱状部件20沿xy平面大致周期性地排列。但是，在积层体15的y方向中央部减省柱状部件20而破坏周期性。

更具体来说，柱状部件20配置于如下位置，该位置包含设定在xy平面的假想性格子la的格子点lp。格子la是由相互平行的多条假想性直线l1、与相互平行的多条假想性直线l2构成。直线l1平行于xy平面、且沿相对于x方向及y方向的两者交叉的方向延伸。直线l2也平行于xy平面、且沿相对于x方向及y方向的两者交叉的方向延伸。直线l2也与直线l1交叉。

以下，为了方便说明，也将柱状部件20中配置于积层体15的y方向中央部、即介存于绝缘部件19的位置者称为“柱状部件20a”。柱状部件20a沿x方向排列成一列，将绝缘部件19分断。另外，在一个积层体15内，也将相对于由柱状部件20a所形成的列配置于y方向的一侧的柱状部件20称为“柱状部件20b”，也将配置于y方向的另一侧的柱状部件20称为“柱状部件20c”。将“柱状部件20”设为柱状部件20a、20b及20c的总称。在图2所示的例中，柱状部件20b沿直线l1排列着四根，柱状部件20c也沿直线l1排列着四根。即，在一个积层体15中，柱状部件20b及20c在绝缘部件19的两侧各排列着四列。

接着，对各柱状部件20与各电极膜13的位置关系进行说明。柱状部件20a的上部配置于在y方向上相邻的两条上部选择栅极线sgd之间。柱状部件20a的中部贯穿字线wl。柱状部件20a的下部贯穿下部选择栅极线sgs。另一方面，柱状部件20b的上部贯穿上部选择栅极线sgd，中部贯穿字线wl，下部贯穿下部选择栅极线sgs。柱状部件20c与各电极膜13的位置关系，和柱状部件20b与各电极膜13的位置关系相同。

柱状部件20b及20c配置于沿x方向连续地排列的格子点lp。另一方面，柱状部件20a每隔数个格子点地配置于沿x方向连续地排列的格子点lp。在图2所示的例中，以在每三个格子点lp配置一个的比例配置着柱状部件20a，在剩余的两个格子点lp未配置柱状部件20a。因此，x方向上的柱状部件20a的排列周期pa，长于x方向上的柱状部件20b的排列周期pb及柱状部件20c的排列周期pc。另外，排列周期pb与排列周期pc相等。即为pa＞pb＝pc。排列周期pa为排列周期pb及pc的整数倍，在图2所示的例中为3倍。因此，x方向上的柱状部件20a的排列密度小于x方向上的柱状部件20b的排列密度及柱状部件20c的排列密度。

如图2～图4所示那样，柱状部件20的形状概略性地为圆柱形，但详细来说为保龄球形状。即，柱状部件20的直径在距上端稍微低的位置变成最大值，从该位置朝向上及下连续地变小，且在下端变成最小值。

在电极膜13中的柱状部件20a间的部分形成着空隙28。空隙28与氧化硅膜12、柱状部件20及绝缘部件19隔离。在空隙28内，例如封入着包含氟(f)的气体。空隙28在积层体15的上部及中部相对较大，在下部相对较小。空隙28的形成取决于装置1的制造条件，根据制造条件，也存在未形成空隙28的情况。

另外，插塞24设置在设置于柱状部件20b内的硅柱30上、及设置于柱状部件20c内的硅柱30上，且与这些硅柱30连接，但未设置在设置于柱状部件20a内的硅柱30上。因此，设置于柱状部件20a内的硅柱30与位线22绝缘，不形成nand串。

如图5及图6所示那样，在柱状部件20中，从中心轴朝向周面设置着核心部件29、硅柱30、隧道绝缘膜31、电荷蓄积膜32及氧化硅层33。核心部件29包含硅氧化物，且核心部件29的形状为以z方向作为轴向的大致圆柱形。核心部件29配置于包含柱状部件20的中心轴的位置。硅柱30包含多晶硅，硅柱30的形状为沿z方向延伸、且下端封闭的圆筒形。隧道绝缘膜31设置于硅柱30的周围，电荷蓄积膜32设置于隧道绝缘膜31的周围，氧化硅层33设置于电荷蓄积膜32的周围。隧道绝缘膜31、电荷蓄积膜32及氧化硅层33的形状为以z方向作为轴向的圆筒形。

隧道绝缘膜31通常为绝缘性，但若被施加处于装置1的驱动电压的范围内的特定电压则为流通隧道电流的膜，例如为依序积层氧化硅层31a、氮化硅层31b及氧化硅层31c而成的ono膜。电荷蓄积膜32是具有蓄积电荷的能力的膜，包含例如含有电子的捕获点的材料，例如包含硅氮化物。

另一方面，在电极膜13的表面上设置着氧化铝层34。由氧化硅层33及氧化铝层34构成阻挡绝缘膜35。阻挡绝缘膜35是即便在装置1的驱动电压的范围内施加电压也不会实质性地流通电流的膜。由隧道绝缘膜31、电荷蓄积膜32及阻挡绝缘膜35形成存储器膜36。例如，电荷蓄积膜32的平均氮浓度，高于隧道绝缘膜31的平均氮浓度及阻挡绝缘膜35的平均氮浓度。

在电极膜13中，设置着包含钨(w)的主体部38，在主体部38的表面上设置着积层钛(ti)层及钛氮化物(tin)层而成的障壁金属层39。主体部38与源极电极板17相接。主体部38的表面中的除了与源极电极板17相接的区域以外的区域与障壁金属层39相接。障壁金属层39与氧化铝层34相接。

接着，对本实施方式的半导体存储装置的制造方法进行说明。

图7～图10是表示本实施方式的半导体存储装置的制造方法的剖视图。

图7～图10表示相当于图3的截面。

首先，如图7所示那样，准备硅衬底10。接着，在硅衬底10上的整个表面形成氧化硅膜11。接着，在氧化硅膜11上交替地形成氧化硅膜12及氮化硅膜51而形成积层体15。

接着，通过例如光刻法而在积层体15的上部形成沿x方向延伸的槽53。槽53形成多条，且在y方向上周期性地排列。槽53将在后续步骤中被替换成上部选择栅极线sgd(参照图3)的预定的氮化硅膜51分断，且不将在后续步骤中被替换成字线wl(参照图3)或下部选择栅极线sgs(参照图3)的预定的氮化硅膜51分断。接着，将硅氧化物埋入至槽53内而形成绝缘部件19。

接着，如图8所示那样，在积层体15上通过光刻法形成抗蚀剂掩模(未图示)，并以该抗蚀剂掩模作为掩模，实施rie(reactiveionetching：反应性离子蚀刻)等各向异性蚀刻。由此，在积层体15形成存储器孔55。存储器孔55的形状为沿z方向延伸的大致圆柱形，存储器孔55的直径从积层体15的上表面朝向下方连续地增加，在距上表面稍微低的位置变成最大值，从该位置朝向下方连续地减少，在积层体15的下表面变成最小值。在存储器孔55的底面露出硅衬底10。绝缘部件19被一部分存储器孔55分断。

接着，如图9所示那样，在存储器孔55内形成柱状部件20。具体来说，在存储器孔55的底面，以硅衬底10作为起点使硅外延生长而形成外延硅部件(未图示)。

接着，如图5及图6所示那样，在存储器孔55的内表面上形成氧化硅层33。接着，使硅氮化物沉积而形成电荷蓄积膜32。接着，通过依序使硅氧化物、硅氮化物及硅氧化物沉积而形成氧化硅层31c、氮化硅层31b及氧化硅层31a，从而形成隧道绝缘膜31。

接着，使硅沉积而形成盖硅层(未图示)，实施rie将盖硅层、隧道绝缘膜31、电荷蓄积膜32及氧化硅层33去除，而使外延硅部件露出。接着，使硅沉积而形成主体硅层。主体硅层与外延硅部件及隧道绝缘膜31相接。由盖硅层及主体硅层形成硅柱30。接着，通过使硅氧化物沉积而形成核心部件29。通过核心部件29埋入存储器孔55。以此方式，形成柱状部件20。

接着，如图9所示那样，在积层体15形成狭缝57。狭缝57沿xz平面扩展，且在x方向及z方向上贯通积层体15。

接着，如图10所示那样，通过实施例如使用热磷酸的湿式蚀刻，而经由狭缝57将氮化硅膜51(参照图9)去除。此时，氧化硅膜12、绝缘部件19及柱状部件20实质上未被去除，柱状部件20支撑氧化硅膜12。由此，在氧化硅膜12间形成空间59。

接着，如图2～图6所示那样，经由狭缝57使铝氧化物沉积，在空间59的内表面上形成氧化铝层34。氧化铝层34与柱状部件20的氧化硅层33、氧化硅膜12及绝缘部件19相接。由氧化硅层33及氧化铝层34构成阻挡绝缘膜35。由隧道绝缘膜31、电荷蓄积膜32及阻挡绝缘膜35形成存储器膜36。

接着，通过经由狭缝57使钛氮化物及钛沉积，而在氧化铝层34上形成障壁金属层39。接着，例如通过使用六氟化钨气体(wf6)作为原料气体的cvd(chemicalvapordeposition：化学气相沉积法)，经由狭缝57使钨沉积至空间59内而形成主体部38。接着，通过实施蚀刻将钨、钛、钛氮化物及铝氧化物从狭缝57内去除而仅残留于空间59内。由此，在空间59内形成电极膜13。以此方式，将氮化硅膜51替换成电极膜13。

然而，在所述使钨沉积的步骤中，空间59中位于积层体15的y方向中央部的部分由于远离y方向两侧的狭缝57，所以难以沉积钨，有可能未被完全埋入。在该情况下，在电极膜13内形成空隙28。在空隙28内多为封入来自cvd的原料气体(wf6)的包含氟(f)的气体。

在柱状部件20的直径相对较大的积层体15的上部及中部，由于柱状部件20间的距离相对较短，难以沉积钨，所以易形成空隙28。另一方面，在柱状部件20的直径相对较小的积层体15的下部，由于柱状部件20间的距离相对较长，易于沉积钨，所以不易形成空隙28。其结果，多为形成于积层体15的下部的空隙28，小于形成于积层体15的中部及上部的空隙28，另外，还存在即便在积层体15的中部及上部形成空隙28，也不在积层体15的下部形成空隙28的情况。

接着，使硅氧化物沉积而在狭缝57的侧面上形成绝缘板18。接着，使钨等导电材料沉积而在狭缝57内形成源极电极板17。

接着，如图1所示那样，在硅柱30上形成插塞23，并且在源极电极板17上形成插塞24。接着，形成沿y方向延伸的位线22，并使该位线22连接于插塞23。接着，形成沿y方向延伸的源极线21，并使该源极线21连接于插塞24。以此方式，制造本实施方式的半导体存储装置1。

接着，对本实施方式的效果进行说明。

在本实施方式中，在积层体15的y方向中央部设置着柱状部件20a，所以每一个空隙28的大小变小。因此，x方向上的电极膜13的电阻变低。其结果，可使半导体存储装置1的动作速度提高。

另外，由于使x方向上的柱状部件20a的排列密度低于x方向上的柱状部件20b及20c的排列密度，所以在电极膜13的y方向中央部，实现柱状部件20的介存较少的电流路径。由此，可抑制因柱状部件20介存所致的电极膜13的电阻的增加，降低电极膜13的电阻。由此，也可使半导体存储装置1的动作速度提高。

进而，通过抑制空隙28的形成而使积层体15不易倒塌。另外，通过柱状部件20a与柱状部件20b及20c一起支撑积层体15，也使积层体15不易倒塌。

(第一比较例)

接着，对第一比较例进行说明。

图11是表示本比较例的半导体存储装置的俯视图。

图12是沿图11所示的e-e'线的剖视图。

如图11及图12所示那样，在本比较例的半导体存储装置101中，在积层体15的y方向中央部未设置柱状部件20a(参照图2)。因此，在电极膜13的y方向中央部形成较大的空隙28。其结果，半导体存储装置101与半导体存储装置1(参照图2)相比，电极膜13的电阻高、动作速度低。另外，根据情况，积层体15会倒塌。

(第二比较例)

接着，对第二比较例进行说明。

图13是表示本比较例的半导体存储装置的俯视图。

如图13所示那样，在本比较例的半导体存储装置102中，在积层体15的y方向中央部，在格子la的每一格子点lp设置着柱状部件20a。即，x方向上的柱状部件20a的排列周期pa，与柱状部件20b的排列周期pb及柱状部件20c的排列周期pc相等。

在本比较例的半导体存储装置102中，由于与第一实施方式的半导体存储装置1(参照图2)相比，柱状部件20a的排列密度高，所以空隙28的形成得以抑制。然而，柱状部件20a的排列密度较高，从而电极膜13的有效宽度、即y方向的长度相应地平均较短。因此，半导体存储装置102与半导体存储装置1(参照图2)相比，电极膜13的x方向上的电阻较高。

(第二实施方式)

接着，对第二实施方式进行说明。

图14是表示本实施方式的半导体存储装置的俯视图。

如图14所示那样，在本实施方式的半导体存储装置2中，从z方向观察，柱状部件20a的最大直径da大于柱状部件20b的最大直径db及柱状部件20c的最大直径dc。即，为da＞db、da＞dc。此外，在从z方向观察柱状部件20的形状并非为真圆的情况下，将柱状部件20的外切圆的直径设为最大直径。

在所述第一实施方式中，柱状部件20a与柱状部件20b及20c不同，未排列于格子la的每一格子点lp(参照图2)。因此，在图8所示的光刻步骤中，根据条件，存在难以形成用来形成柱状部件20a的存储器孔55的情况。

因此，在本实施方式中，将用来形成柱状部件20a的存储器孔55设为大于用来形成柱状部件20b及20c的存储器孔55。由此，易于形成存储器孔55。另外，其结果，在所制造的半导体存储装置2中，存在柱状部件20a的最大直径变得大于柱状部件20b的最大直径及柱状部件20c的最大直径的情况。此外，由于柱状部件20a不形成存储器单元晶体管mc，所以无需考虑该柱状部件20a的电特性。本实施方式中的除了所述以外的构成、制造方法及效果与所述第一实施方式相同。

(第三实施方式)

接着，对第三实施方式进行说明。

图15是表示本实施方式的半导体存储装置的俯视图。

如图15所示那样，在本实施方式的半导体存储装置3中，沿x方向交替地排列着区域ra及区域rb。x方向上的区域rb的长度长于x方向上的区域ra的长度。此外，如在下述的第六实施方式中说明那样，也可使区域rb的长度短于区域ra的长度，还可使区域rb的长度与区域ra的长度相等。在本实施方式中，在区域ra中，设置着多根、例如三根柱状部件20a。例如，在区域ra中，柱状部件20a设置于每一格子点lp(参照图2)。在该情况下，在区域ra中，柱状部件20a的x方向上的排列周期pa与柱状部件20b的排列周期pb及柱状部件20c的排列周期pc大致相等。另一方面，在区域rb中，未设置柱状部件20a。柱状部件20b及20c是遍及区域ra及区域rb的两者而周期性地设置。

根据本实施方式，在区域ra中，在每一格子点lp(参照图2)设置柱状部件20a。因此，为了形成存储器孔55(参照图8)而容易光刻。其结果，可稳定地形成存储器孔55，可稳定地形成柱状部件20a。本实施方式中的除了所述以外的构成、制造方法及效果与所述第一实施方式相同。

(第四实施方式)

接着，对第四实施方式进行说明。

图16是表示本实施方式的半导体存储装置的俯视图。

如图16所示那样，在本实施方式的半导体存储装置4中，区域ra设定于源极线21的正下方区域，区域rb设定于除了源极线21的正下方区域以外的区域。因此，柱状部件20a配置于硅衬底10与源极线21之间。

根据本实施方式，将不构成nand串从而不形成存储器单元晶体管mc的柱状部件20a配置于源极线21的正下方区域。本来在形成源极线21的区域就无法配置位线22，所以配置于源极线21的正下方区域的柱状部件20无法构成nand串。因此，根据本实施方式，可有效地利用闲置空间配置柱状部件20a而抑制空隙28的形成。本实施方式中的除了所述以外的构成、制造方法及效果与所述第三实施方式相同。

(第五实施方式)

接着，对第五实施方式进行说明。

图17是表示本实施方式的半导体存储装置的俯视图。

如图17所示那样，在本实施方式的半导体存储装置5中，设定着存储器单元区域rm，在存储器单元区域rm的x方向两侧设定着阶梯区域rs。在存储器单元区域rm中，积层体15设置至最上层为止，以贯穿积层体15的方式设置着柱状部件20，形成多个存储器单元晶体管mc。

另一方面，在阶梯区域rs，积层体15被加工成阶梯状，在每一电极膜13形成着阶面t。在阶梯区域rs设置着支撑部件40。支撑部件40的形状为沿z方向延伸的大致圆柱形，该支撑部件40贯穿积层体15，且下端接触于硅衬底10。支撑部件40的构造与柱状部件20的构造相同。另外，在阶梯区域rs，在积层体15上设置有接点41。接点41的下端在阶面t与电极膜13连接。在阶梯区域rs，未形成存储器单元晶体管mc。

而且，在存储器单元区域rm中的与阶梯区域rs相接的位置设定着区域ra。另外，在存储器单元区域rm中还设定着区域rb。区域ra配置于阶梯区域rs与区域rb之间。如上所述，柱状部件20a仅配置于区域ra。此外，也可还在存储器单元区域rm中的其他位置设定着区域ra。因此，区域ra与接点41的距离da短于区域rb与接点41的距离db。即，为da＜db。

此外，区域ra与区域rb的交界可定义为如下的yz平面，即，该yz平面包含在x方向上相邻的两个格子点lp(参照图2)、且为配置着柱状部件20a的格子点lp与未配置柱状部件20a的格子点lp的中点。另外，存储器单元区域rm与阶梯区域rs的交界可定义为如下的yz平面，即，该yz平面包含配置于x方向的最端部的柱状部件20所包含的格子点lp、与和该格子点lp在x方向上相邻且未配置柱状部件20的格子点lp的中点。

根据本实施方式，将不形成存储器单元晶体管mc的柱状部件20a配置于存储器单元区域rm中与阶梯区域rs相接的区域。然而，设置于该区域的柱状部件20本来以虚设的形式形成，未构成存储器单元晶体管mc。因此，根据本实施方式，可有效地利用闲置空间配置柱状部件20a而抑制空隙28的形成。本实施方式的除了所述以外的构成、制造方法及效果与所述第三实施方式相同。

(第六实施方式)

接着，对第六实施方式进行说明。

图18是表示本实施方式的半导体存储装置的俯视图。

如图18所示那样，在本实施方式的半导体存储装置6中，在x方向上，未设置柱状部件20a的区域rb的长度短于设置有柱状部件20a的区域ra的长度。由此，也可获得与所述第三实施方式相同的效果。本实施方式中的除了所述以外的构成、制造方法及效果与所述第三实施方式相同。

(第七实施方式)

接着，对第七实施方式进行说明。

图19是表示本实施方式的半导体存储装置的俯视图。

如图19所示那样，在本实施方式的半导体存储装置7中，柱状部件20b沿直线l1排列着六根，柱状部件20c也沿直线l1排列着六根。

根据本实施方式，在一个积层体15中，在绝缘部件19的两侧各配置着六列柱状部件20b及20c，因此，与所述第一实施方式的半导体存储装置1(参照图2)相比，存储器单元晶体管mc的集成度较高。另一方面，在本实施方式中，积层体15的y方向中央部更远离狭缝57，另外，介存于y方向中央部与狭缝57之间的柱状部件20变多，因此，电极膜13的材料更难以到达。其结果，更易形成空隙28。因此，通过在积层体15的y方向中央部设置柱状部件20a所带来的效果较大。本实施方式中的除了所述以外的构成、制造方法及效果与所述第一实施方式相同。

根据以上所说明的实施方式，可实现电极膜的电阻较低的半导体存储装置。

以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并未意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，可在不脱离发明的主旨的范围内，进行各种省略、替换及变更。这些实施方式及其变化包含在发明的范围及主旨内，并且包含在权利要求书所记载的发明及其等价物的范围内。另外，所述各实施方式可相互组合而实施。

[符号的说明]

1～7半导体存储装置

10硅衬底

10a上表面

11氧化硅膜

12氧化硅膜

13电极膜

15积层体

17源极电极板

18绝缘板

19绝缘部件

20、20a、20b、20c柱状部件

21源极线

22位线

23插塞

24插塞

28空隙

29核心部件

30硅柱

31隧道绝缘膜

31a氧化硅层

31b氮化硅层

31c氧化硅层

32电荷蓄积膜

33氧化硅层

34氧化铝层

35阻挡绝缘膜

36存储器膜

38主体部

39障壁金属层

40支撑部件

41接点

51氮化硅膜

53槽

55存储器孔

57狭缝

59空间

101、102半导体存储装置

da、db、dc最大直径

l1、l2直线

la格子

lp格子点

mc存储器单元晶体管

pa、pb、pc排列周期

ra、rb区域

rm存储器单元区域

rs阶梯区域

sgd上部选择栅极线

sgs下部选择栅极线

std上部选择栅极晶体管

sts下部选择栅极晶体管

t阶面

wl字线

da、db距离