阵列基板及其制造方法和显示装置与流程

本发明涉及显示技术领域，更具体地，涉及一种阵列基板、此阵列基板的制造方法和具有此阵列基板的显示装置。

背景技术：

具有薄膜晶体管(Thin Film Transistor，TFT)的显示装置目前逐渐成为主流的显示设备，此类显示装置上的每个像素点由集成在像素点后面的薄膜晶体管来驱动。具体地，此类显示装置的阵列基板又称TFT基板，包括像素阵列，用于驱动和控制像素阵列中各像素点的栅极线、数据线和栅极输出线。

现有技术中，阵列基板的栅极线通常沿像素阵列行的方向设置，数据线和栅极输出线通常沿像素阵列列的方向设置，金属线的布线图如图1所示，数据线由上到下用M2走线连接且在行的方向上等间距分布，栅极输出线由上到下用M3走线连接，并通过过孔与相应的栅极线M1导通。该种布线方式栅极输出线M3贯穿基板，并且与数据线M2重叠。采用该种布线方式的阵列基板的显示装置，在显示过程中，当gate关闭时，与栅极输出线M3重叠的数据线M2为floating状态，受此影响，该数据线M2上会有很大的耦合电容，拉高该数据线与com电极的压差，使该数据线M2控制的像素亮度增加，产生亮点。由于每个接入点都存在这个问题，因而显示装置会存在与过孔位置相关的对角亮线。

为了解决由于栅极输出线M3与数据线M2重叠所产生的上述问题，在一种改进技术中，改变了图1所示的数据线M2的设置方式，具体为：在阵列基本列的方向上且相邻两列像素单元之间设置第一走线区或第二走线区，其中，第一走线区走一对数据线M2，另一种走线区走一条栅极输出线M3，使数据线与栅极输出线置于不同的走线区，从而避免栅极输出线M3与数据线M2重叠，解决了上述亮点问题。

但是，发明人研究发现，该种设置方式尽管解决了上述亮点问题，然而，将两条数据线设置在同一走线区，处于同一层且相互并列的两条数据线之间必然需要的一定的间隔，该间隔无疑会占用原本属于像素单元的面积，减小面积的像素单元与正常像素单元相比，在亮度上会发暗，因而，上述现有技术中的改进方式实际上带来了影响画面品质的新问题。

因此，提供一种阵列基板及其制造方法和显示装置，能够解决上述亮点问题的同时，又减弱对画面品质效果的影响，是本领域亟待解决的问题。

技术实现要素：

有鉴于此，本发明提供了一种阵列基板及其制造方法和显示装置，既解决了上述亮点问题，又能减弱对画面品质效果的影响。

为了解决上述技术问题，本发明提出一种阵列基板，包括：

像素阵列，所述像素阵列包括多个以矩阵方式排布的像素单元；多条沿所述像素阵列的横向延伸的栅极线；多条沿所述像素阵列的纵向延伸的数据线；和多条沿所述像素阵列的纵向延伸的栅极输出线，与对应的所述栅极线连接；

相邻两列像素单元之间设置有一个走线区，所述走线区的类型包括第一走线区、第二走线区和第三走线区，每个所述第一走线区设置有一条所述数据线，每个所述第二走线区设置至多一条所述栅极输出线，每个所述第三走线区设置两条所述数据线，所述两条数据线位于不同的薄膜层，所述两条数据线之间在沿所述像素阵列的横向上的距离小于或等于0。

进一步地，位于同一个所述第三走线区的所述两条数据线完全重叠设置。

进一步地，位于同一个所述第三走线区的所述两条数据线并排或部分重叠设置，且各个像素单元的开口面积相等。

进一步地，位于同一个所述第三走线区的所述两条数据线所在的薄膜层之间设置有透明导电层。

进一步地，所述阵列基板由下至上依次包括第二金属薄膜层、平坦层、第一透明导电层、第一绝缘层、第三金属薄膜层、第二绝缘层和第二透明导电层；

所述第一绝缘层在所述像素单元开口位置的厚度小于所述第一绝缘层在所述像素单元非开口位置的厚度，或者，所述第一绝缘层仅设置在所述像素单元非开口位置。

进一步地，所述第一走线区、所述第二走线区和所述第三走线区依次交替排布，每个所述第二走线区设置有一条栅极输出线或一条虚拟线，所述虚拟线与所述栅极线绝缘。

进一步地，所述第二走线区与所述第三走线区相邻设置，每个所述第二走线区设置有一条栅极输出线，除所述第二走线区和所述第三走线区之外的所述走线区，均为所述第一走线区。

进一步地，所述阵列基板还包括数据驱动电路和栅极驱动电路，所述数据驱动电路与所述数据线连接，所述栅极驱动电路与所述栅极输出线连接。

进一步地，所述栅极驱动电路设置在所述像素阵列的上边框，且所述数据驱动电路设置在所述像素阵列的下边框，或者，所述栅极驱动电路设置在所述像素阵列的下边框，且所述数据驱动电路设置在所述像素阵列的上边框。

进一步地，所述第一走线区设置的数据线、所述第二走线区设置的栅极输出线和所述第三走线区设置的一条数据线位于同一金属薄膜层。

本发明还提供了一种阵列基板的制造方法，包括：

确定阵列基板上以矩阵方式排布的多个像素单元以得到像素阵列，其中，相邻两行像素单元之间为横向走线区，相邻两列像素单元之间为纵向走线区，所述纵向走线区的类型包括第一走线区、第二走线区和第三走线区，在所述横向走线区设置的金属线沿所述像素阵列的横向延伸，在所述纵向走线区设置的金属线沿所述像素阵列的纵向延伸；

在所述横向走线区设置栅极线，在所述第一走线区设置一条数据线，在所述第二走线区设置至多一条栅极输出线，在所述第三走线区设置两条数据线，其中，所述两条数据线位于不同的薄膜层，所述两条数据线之间在沿所述像素阵列的横向上的距离小于或等于0。

进一步地，在所述第三走线区设置两条数据线包括：将所述两条数据线完全重叠设置。

进一步地，在所述第三走线区设置两条数据线包括：将两条数据线并排或部分重叠设置，并且，所述制造方法还包括：调节所述纵向走线区中各条金属线的位置以使各个像素单元的开口面积相等。

进一步地，所述制造方法还包括：在所述两条数据线所在的薄膜层之间设置透明导电层。

进一步地，在所述第三走线区设置两条数据线包括：将所述两条数据线中的一条数据线设置在所述阵列基板的第二金属薄膜层，将所述两条数据线中的另一条数据线设置在所述阵列基板的第三金属薄膜层，其中，所述第二金属薄膜层位于所述第三金属薄膜层之下；

在所述第二金属薄膜层与所述第三金属薄膜层之间设置透明导电层包括：在所述第二金属薄膜层与所述第三金属薄膜层之间设置第一透明导电层；

所述制造方法还包括：在所述第二金属薄膜层与所述第一透明导电层之间设置平坦层，在所述第一透明导电层与所述第三金属薄膜层之间设置第一绝缘层，在所述第三金属薄膜层之上由下至上依次设置第二绝缘层和第二透明导电层，将位于所述像素单元开口位置的第一绝缘层的厚度减薄或者挖空。

进一步地，所述制造方法还包括：

在所述像素阵列的边框布置数据驱动电路和栅极驱动电路；

将所述数据线与所述数据驱动电路相连接；

将所述栅极输出线与所述栅极驱动电路相连接。

进一步地，在所述像素阵列的边框布置数据驱动电路和栅极驱动电路包括：

在所述像素阵列的上边框设置数据驱动电路，并且所述像素阵列的下边框设置栅极驱动电路；或者

在所述像素阵列的下边框设置数据驱动电路，并且所述像素阵列的上边框设置栅极驱动电路。

本发明还提供了一种显示装置，包括上述任意一种阵列基板。

与现有技术相比，本发明的阵列基板及其制造方法和显示装置，实现了如下的有益效果：

(1)由于本发明提供的阵列基板上的栅极输出线与数据线位于不同的走线区，避免二者重叠产生的亮点问题，同时，位于同一走线区的两条数据线位于不同的薄膜层，并且两条数据线之间在沿像素阵列横向上的距离小于或等于0，与现有技术相比，两条数据线之间在横向上不再有间隔，该间隔的取消减弱像素单元的亮度差异，进而减弱同一走线区设置两条数据线对画面品质效果的影响。

(2)在上述第一点有益效果的基础上，通过将同一走线区的两条数据线完全重叠设置，完全避免同一走线区设置两条数据线占用属于像素单元的面积，进一步提升画面品质。

(3)在上述第一点有益效果的基础上，将同一走线区的两条数据线并排或部分重叠设置，同时使各个像素单元的开口面积相等，从而各个像素单元在亮度上一致，进一步提升画面品质。

(4)在上述第一点有益效果的基础上，将该两条数据线所在的薄膜层之间设置透明导电层，通过透明导电层的屏蔽作用，避免两条数据线之间存在相互干扰的问题，进一步提升画面品质。

(5)在上述第四点有益效果的基础上，对于一种优选的阵列基板层组方式，也即阵列基板由下至上依次包括第二金属薄膜层、平坦层、第一透明导电层、第一绝缘层、第三金属薄膜层、第二绝缘层和第二透明导电层，两条数据线分别设置于第二金属薄膜层和第三金属薄膜层，将在像素单元开口位置的第一绝缘层减薄或者挖空，避免第一透明导电层和第二透明导电层之间的存储电容过小。

(6)在上述第一点有益效果的基础上，像素阵列的上边框或下边框仅设置数据驱动电路或栅极驱动电路，在减小左右边框尺寸的同时，不会增加上下边框的尺寸，利于减小显示装置的边框宽度。

当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1为本发明背景技术中的阵列基板的结构示意图；

图2是本发明提供的一种阵列基板的俯视结构示意图；

图3是本发明提供的另一种阵列基板的俯视结构示意图；

图4是本发明提供的又一种阵列基板的俯视结构示意图；

图5是本发明中的阵列基板的第三走线区的两条数据线的设置示意图；

图6是本发明中的阵列基板局部的一种膜层结构示意图；

图7是本发明中的阵列基板局部的另一种膜层结构示意图；

图8是本发明提供的阵列基板的制造方法的流程图；

图9是本发明提供的阵列基板的具体制造方法的流程图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

本实施例提供一种阵列基板，适当参考图2，其包括：像素阵列，像素阵列包括多个以矩阵方式排布的像素单元201；多条沿像素阵列的横向延伸的栅极线10；多条沿像素阵列的纵向延伸的数据线20；和多条沿像素阵列的纵向延伸的栅极输出线30，每条栅极输出线30对应连接一条栅极线10，且与其他栅极线10绝缘。需要说明的是，像素单元201包括薄膜晶体管(具有栅极、源极、漏极三个端子)和像素电极等结构，为了图示简介，突出本发明的内容，在图2中以本领域常用的简图示意了每一像素单元中的结构。多个像素单元201以m行×n列的矩阵方式排布，m和n均为正整数。

相邻两列像素单元201之间设置有一个走线区202，走线区202的类型包括第一走线区2021、第二走线区2022和第三走线区2023，每个第一走线区2021设置有一条数据线20，每个第二走线区2022设置一条栅极输出线30，每个第三走线区2023设置两条数据线20，两条数据线20位于不同的薄膜层，两条数据线20之间在沿像素阵列的横向上的距离小于或等于0。

在本发明中，将两条数据线设置于同一走线区，以此空出一条数据线的位置能够设置栅极输出线，使得栅极输出线与数据线设置于不同的走线区，不再重叠设置，如此，当栅极电压变化时，接入点的数据线电压不受影响，从而解决现有设计的亮线问题。

进一步地，将位于同一走线区的这两条数据线设置在不同薄膜层，在沿像素阵列横向上，可将两条数据线之间的距离设置为小于或等于0，也即，在沿像素阵列横向上，无需在两条数据线之间设置间隙，该间隙的取消，能够减小或取消走线区对像素单元面积的占用，提升画面品质。

需要说明的是，在一些可选的实施方式中，请参见图2，第一走线区2021、第二走线区2022和第三走线区2023依次交替排布，每个第二走线区2022均设置一条栅极输出线30。

像素单元以m行×n列的矩阵方式排布，以m＝5,n＝15为例，阵列基板有5条横向的栅极线10，需要5条对应的栅极输出线30，而每一列像素单元都需要一条数据线20，共需要15条数据线20。此时，数据线20的数量是栅极输出线30数量的3倍，而每组走线区(由一个第一走线区2021、一个第二走线区2022和一个第三走线区2023组成)能够设置3条数据线20和一条栅极输出线30，因此，对于像素单元以5行×15列的矩阵方式排布的阵列基板，共设置五组走线区正好完成数据线与栅极输出线的排布。

当然，本实施例并不限制像素单元的具体行或列的数量，从上面的例子可以看出，当像素单元的列数是行数的3倍时，即可按照第一走线区2021、第二走线区2022和第三走线区2023依次交替的方式进行排布。

需要说明的是，在一些可选的实施方式中，请参见图2，本实施例中的阵列基板还包括数据驱动电路204和栅极驱动电路203，数据驱动电路204与数据线20连接，栅极驱动电路203与栅极输出线30连接。

本实施例中，栅极驱动电路203设置在像素阵列的上边框，数据驱动电路204设置在像素阵列的下边框。当然，也可以是栅极驱动电路203设置在像素阵列的下边框，数据驱动电路204设置在像素阵列的上边框。这里不做具体限制。

像素阵列的上边框或下边框仅设置数据驱动电路或栅极驱动电路，相对于现有技术中将数据驱动电路和栅极驱动电路分别设置在左右边框的情况，有利于减小左右边框的尺寸；相对于现有技术中将数据驱动电路和栅极驱动电路同时设置在像素阵列的上边框或下边框的情况，本实施例不会增加上下边框的尺寸，利于减小显示装置的边框宽度。

本实施例提供的另一种阵列基板，适当参考图3，其包括：像素阵列，像素阵列包括多个以矩阵方式排布的像素单元301；多条沿像素阵列的横向延伸的栅极线10；多条沿像素阵列的纵向延伸的数据线20；和多条沿像素阵列的纵向延伸的栅极输出线30，栅极输出线30与对应的栅极线10连接。需要说明的是，像素单元301包括薄膜晶体管(具有栅极、源极、漏极三个端子)和像素电极等结构，为了图示简介，突出本发明的内容，在图3中以本领域常用的简图示意了每一像素单元中的结构。多个像素单元301以m行×n列的矩阵方式排布，m和n均为正整数。

相邻两列像素单元301之间设置有一个走线区302，走线区302的类型包括第一走线区3021、第二走线区3022和第三走线区3023，每个第一走线区3021设置有一条数据线20，每个第二走线区3022设置一条栅极输出线30或者设置一条虚拟线40，每个第三走线区3023设置两条数据线20，两条数据线20位于不同的薄膜层，两条数据线20之间在沿像素阵列的横向上的距离小于或等于0。

在本发明中，将两条数据线设置于同一走线区，以此空出一条数据线的位置能够设置栅极输出线，使得栅极输出线与数据线设置于不同的走线区，不再重叠设置，如此，当栅极电压变化时，接入点的数据线电压不受影响，从而解决现有设计的亮线问题。

进一步地，将位于同一走线区的这两条数据线设置在不同薄膜层，在沿像素阵列横向上，可将两条数据线之间的距离设置为小于或等于0，也即，在沿像素阵列横向上，无需在两条数据线之间设置间隙，该间隙的的取消，能够减小或取消走线区对像素单元面积的占用，提升画面品质。

需要说明的是，在一些可选的实施方式中，请参见图3，第一走线区3021、第二走线区3022和第三走线区3023依次交替排布，一部分第二走线区3022设置一条栅极输出线30，另一部分第二走线区3022设置一条虚拟线40，虚拟线40与栅极线20绝缘。

像素单元以m行×n列的矩阵方式排布，以m＝3,n＝15为例，阵列基板有3条横向的栅极线10，需要3条对应的栅极输出线30，而每一列像素单元都需要一条数据线20，共需要15条数据线20。此时，数据线20的数量大于栅极输出线30数量的3倍，而每组走线区(由一个第一走线区3021、一个第二走线区3022和一个第三走线区3023组成)能够设置3条数据线20和一条栅极输出线30，因此，对于像素单元以3行×15列的矩阵方式排布的阵列基板，若采用第一走线区3021、一个第二走线区3022和一个第三走线区3023依次交替排布的方式，为了满足数据线20的走线要求，需要设置五组走线区，但此时共有5个第二走线区3022，其中3个第二走线区3022用于设置栅极输出线30，为了在制备过程中方便走线，另两个第二走线区3022设置虚拟线40，虚拟线40与栅极线10绝缘。

当然，本实施例并不限制像素单元的具体行或列的数量，从上面的例子可以看出，当像素单元的列数大于行数的3倍，可以选择第一走线区3021、第二走线区3022和第三走线区3023依次交替的方式进行排布，但是其中的部分第二走线区3022设置一条虚拟线40即可。

需要说明的是，在一些可选的实施方式中，请参见图3，本实施例中的阵列基板还包括数据驱动电路304和栅极驱动电路303，数据驱动电路304与数据线20连接，栅极驱动电路303与栅极输出线30连接。

本实施例中，栅极驱动电路303设置在像素阵列的上边框，数据驱动电路304设置在像素阵列的下边框。当然，也可以是栅极驱动电路303设置在像素阵列的下边框，数据驱动电路304设置在像素阵列的上边框。这里不做具体限制。

像素阵列的上边框或下边框仅设置数据驱动电路或栅极驱动电路，相对于现有技术中将数据驱动电路和栅极驱动电路分别设置在左右边框的情况，有利于减小左右边框的尺寸；相对于现有技术中将数据驱动电路和栅极驱动电路同时设置在像素阵列的上边框或下边框的情况，本实施例不会增加上下边框的尺寸，利于减小显示装置的边框宽度。

本实施例提供的又一种阵列基板，如图4所示，其包括：像素阵列，像素阵列包括多个以矩阵方式排布的像素单元401；多条沿像素阵列的横向延伸的栅极线10；多条沿像素阵列的纵向延伸的数据线20；和多条沿像素阵列的纵向延伸的栅极输出线30，栅极输出线30与对应的栅极线10连接。需要说明的是，像素单元401包括薄膜晶体管(具有栅极、源极、漏极三个端子)和像素电极等结构，为了图示简介，突出本发明的内容，在图4中以本领域常用的简图示意了每一像素单元中的结构。多个像素单元401以m行×n列的矩阵方式排布，m和n均为正整数。

相邻两列像素单元401之间设置有一个走线区402，走线区402的类型包括第一走线区4021、第二走线区4022和第三走线区4023，每个第一走线区4021设置有一条数据线20，每个第二走线区4022设置一条栅极输出线30，每个第三走线区4023设置两条数据线20，两条数据线20位于不同的薄膜层，两条数据线20之间在沿像素阵列的横向上的距离小于或等于0。

在本发明中，将两条数据线设置于同一走线区，以此空出一条数据线的位置能够设置栅极输出线，使得栅极输出线与数据线设置于不同的走线区，不再重叠设置，如此，当栅极电压变化时，接入点的数据线电压不受影响，从而解决现有设计的亮线问题。

进一步地，将位于同一走线区的这两条数据线设置在不同薄膜层，在沿像素阵列横向上，可将两条数据线之间的距离设置为小于或等于0，也即，在沿像素阵列横向上，无需在两条数据线之间设置间隙，该间隙的取消，能够减小或取消走线区对像素单元面积的占用，提升画面品质。

需要说明的是，在一些可选的实施方式中，请参见图4，第二走线区4022和第三走线区4023相邻设置，每个第二走线区4022设置一条栅极输出线30，除第二走线区4022和第三走线区4023之外的走线区402均为第一走线区4021。

像素单元以m行×n列的矩阵方式排布，以m＝3,n＝15为例，阵列基板有3条横向的栅极线10，需要3条对应的栅极输出线30，而每一列像素单元都需要一条数据线20，共需要15条数据线20。此时，为了满足栅极输出线30的走线需求，只需要3个第二走线区4022，因此设置3组相邻的第二走线区4022和第三走线区4023，3个第三走线区4023共设置6条数据线，因此，还需要设置9个第一走线区4021才能满足数据线20的走线需求。

其中，9个第一走线区4021可以相邻排布，也可以任意分散排布在每组相邻的第二走线区4022和第三走线区4023之间。

当然，本实施例并不限制像素单元的具体行或列的数量，当像素单元的列数大于行数的3倍时，可以选择第二走线区4022和第三走线区4023相邻设置，除第二走线区4022和第三走线区4023之外的走线区均为第一走线区4021的方式进行排布。

需要说明的是，在一些可选的实施方式中，请参见图4，本实施例中的阵列基板还包括数据驱动电路404和栅极驱动电路403，数据驱动电路404与数据线20连接，栅极驱动电路403与栅极输出线30连接。

本实施例中，栅极驱动电路403设置在像素阵列的上边框，数据驱动电路404设置在像素阵列的下边框。当然，也可以是栅极驱动电路403设置在像素阵列的下边框，数据驱动电路404设置在像素阵列的上边框。这里不做具体限制。

像素阵列的上边框或下边框仅设置数据驱动电路或栅极驱动电路，相对于现有技术中将数据驱动电路和栅极驱动电路分别设置在左右边框的情况，有利于减小左右边框的尺寸；相对于现有技术中将数据驱动电路和栅极驱动电路同时设置在像素阵列的上边框或下边框的情况，本实施例不会增加上下边框的尺寸，利于减小显示装置的边框宽度。

需要说明的是，在一些可选的实施方式中，如图5所示，位于不同的薄膜层的两条数据线为第一数据线501和第二数据线502，为实现第一数据线501和第二数据线502之间在沿像素阵列的横向上的距离小于0，第一数据线501和第二数据线502以完全重叠或部分重叠的方式设置。为实现第一数据线501和第二数据线502之间在沿像素阵列的横向上的距离等于0，第一数据线501和第二数据线502以并排的方式设置。

具体地，参见图5a，当第一数据线501和第二数据线502部分重叠设置时，参见图5c，当第一数据线501和第二数据线502并排设置时，在沿像素阵列横向上，虽然两条数据线之间没有间隙，但是，两条数据线的宽度之和仍然大于现有技术中一条数据线的宽度，该两条数据线仍然需要占用像素单元的开口面积。

此时，调整各走线区的位置，保证第一走线区、第二走线区和第三走线区之间的宽度相同，进而能够保证像素单元的开口面积相等，使得各个像素单元在整体上一致。

参见图5b，当第一数据线501和第二数据线502完全重叠时，在沿像素阵列横向上，两条数据线的宽度之和等于现有技术中一条数据线的宽度，该种方式将两条数据线设置于同一走线区，对像素单元的面积完全无影响，也即对画面品质完全无影响，而且工艺简单。

需要说明的是，在一些可选的实施方式中，特别是将两条数据线完全重叠设置时，为了避免两条数据线之间存在干扰，将两条数据线所在的薄膜层之间设置透明导电层。

例如，适当参考图6，阵列基板由下至上依次包括第一金属薄膜层601、钝化层602、第二金属薄膜层603、平坦层604、第一透明导电层605、第一绝缘层606、第三金属薄膜层(图中未示出)、第二绝缘层608和第二透明导电层609。

本实施例中，第三走线区的两条数据线分别位于第二金属薄膜层603和第三金属薄膜层，第一走线区的数据线和第二走线区的栅极输出线30都位于第二金属薄膜层603；栅极线10位于第一金属薄膜层601，栅极输出线30通过过孔610与栅极线10电连接。图6仅示出第二走线区以及第二走线区相邻的像素单元的部分区域。

在第二金属薄膜层603和第三金属薄膜层之间设置有第一透明导电层605，通过透明导电层的屏蔽作用，解决两条数据线之间的干扰问题。

以上膜层结构设置方式，第一透明导电层605和第二透明导电层609之间设置有两层绝缘层，因此会减小两透明导电层之间的存储电容，为了解决该问题，将第一绝缘层606在像素单元开口位置的厚度设置为小于第一绝缘层606在像素单元非开口位置的厚度，减小两透明导电层之间的绝缘层的厚度，更进一步地，如图6所示，在像素单元开口位置处也可以不设置第一绝缘层606，避免第一绝缘层对两透明导电层之间的存储电容的影响。

第一走线区的数据线和第二走线区的栅极输出线30还可以都位于第三金属薄膜层，请参见图7，阵列基板由下至上依次包括第一金属薄膜层701、钝化层702、第二金属薄膜层703、平坦层704、第一透明导电层705、第一绝缘层706、第三金属薄膜层707、第二绝缘层708和第二透明导电层709。

本实施例中，第三走线区的两条数据线分别位于第二金属薄膜层703和第三金属薄膜层707，第一走线区的数据线和第二走线区的栅极输出线30都位于第三金属薄膜层703；栅极输出线30与栅极线10通过在第二金属薄膜层设置金属线的方式进行电连接。请参见图7，在位于第二走线区的第二金属薄膜层设置金属线50，位于第三金属薄膜层707的栅极输出线30通过第一过孔710连接位于第二金属薄膜层的金属线50，金属线50通过第二过孔711连接位于第一金属薄膜层701的栅极线10。

其中，第一过孔710由上至下依次贯穿第一绝缘层706、第一透明导电层705和平坦层704；第二过孔711贯穿钝化层702。

通过设置金属线和两个过孔的方式，避免栅极输出线通过一个过孔连接栅极线时贯穿较多膜层的问题，从而使得工艺较为简单。

以上是对本发明提供的阵列基板的各个实施方式进行的说明，本发明还提供了阵列基板的制造方法的多种实施方式，具体描述如下。

本实施例提供一种阵列基板的制造方法，请参见图8，其包括：

步骤901：确定阵列基板上以矩阵方式排布的多个像素单元以得到像素阵列，其中，相邻两行像素单元之间为横向走线区，相邻两列像素单元之间为纵向走线区，纵向走线区的类型包括第一走线区、第二走线区和第三走线区，在横向走线区设置的金属线沿像素阵列的横向延伸，在纵向走线区设置的金属线沿像素阵列的纵向延伸；

步骤902：在横向走线区设置栅极线，在第一走线区设置一条数据线，在第二走线区设置至多一条栅极输出线，在第三走线区设置两条数据线，其中，两条数据线位于不同的薄膜层，两条数据线之间在沿像素阵列的横向上的距离小于或等于0。

本实施例中的具体的制作方法请参见图9，图9提供了一种阵列基板的制造方法的具体步骤：

步骤1001：制作第一金属薄膜层

具体地，在像素阵列的横向制作栅极线。

步骤1002：制作钝化层

在第一金属薄膜层上通过等离子体增强化学气相沉积法沉积绝缘材料作为钝化层。

步骤1003：制作第二金属薄膜层

具体地，在相应的走线区进行走线设置，在第一走线区设置一条数据线，在第二走线区设置一条栅极输出线，在第三走线区设置一条数据线。

当然，也可以只在第三走线区设置一条数据线。

步骤1004：制作平坦层

具体地，通过蒸镀的方法将绝缘材料沉积在第二金属薄膜层表面，平坦化的同时起到绝缘作用。

步骤1005：制作第一透明导电层

具体地，在平坦化层的表面形成氧化铟锡(ITO)电极。

步骤1006：制作第一绝缘层

具体地，在平坦化层表面通过等离子体增强化学气相沉积法沉积绝缘材料作为第一绝缘层。

步骤1007：制作第三金属层

具体地，在相应的走线区进行走线设置，若步骤1003中的布线为在第一走线区设置一条数据线，在第二走线区设置一条栅极输出线，在第三走线区设置一条数据线，则本步骤只需在第三走线区设置一条数据线；

若步骤1003中的布线方式为只在第三走线区设置一条数据线，则本步骤在第一走线区设置一条数据线，在第二走线区设置一条栅极输出线，在第三走线区设置一条数据线。

步骤1008：制作第二绝缘层

具体地，在第三金属层表面通过等离子体增强化学气相沉积法沉积绝缘材料作为第二绝缘层。

步骤1009：制作第二透明导电层

具体地，在第二绝缘层的表面形成氧化铟锡(ITO)电极。

需要说明的是，在一些可选的实施方式中，在第三走线区设置两条数据线包括将两条数据线完全重叠设置、并排设置或部分重叠设置等三种形式。

其中，采用将两条数据线并排设置或部分重叠设置，使得第三走线区的宽度略大于第一走线区和第二走线区，因此，需要增加调节纵向走线区中各条金属线的位置以使各个像素单元的开口面积相等的步骤。

需要说明的是，在一些可选的实施方式中，特别是将两条数据线完全重叠设置时，为了避免两条数据线之间存在干扰，将两条数据线所在的薄膜层之间设置透明导电层。

进一步，在第三走线区设置两条数据线包括：将两条数据线中的一条数据线设置在阵列基板的第二金属薄膜层，将两条数据线中的另一条数据线设置在阵列基板的第三金属薄膜层，其中，第二金属薄膜层位于第三金属薄膜层之下；在第二金属薄膜层与所述第三金属薄膜层之间设置透明导电层包括：在第二金属薄膜层与第三金属薄膜层之间设置第一透明导电层。

进一步，阵列基板的制造方法还包括：在第二金属薄膜层与第一透明导电层之间设置平坦层，在第一透明导电层与第三金属薄膜层之间设置第一绝缘层，在第三金属薄膜层之上由下至上依次设置第二绝缘层和第二透明导电层。

由于第一透明导电层和第二透明导电层之间设置有两层绝缘层，因此会减小两透明导电层之间的存储电容，为了解决该问题，将第一绝缘层在像素单元开口位置的厚度设置为小于第一绝缘层在像素单元非开口位置的厚度，减小两透明导电层之间的绝缘层的厚度，更进一步地，在像素单元开口位置处也可以不设置第一绝缘层，避免第一绝缘层对两透明导电层之间的存储电容的影响。

因此，作为优选方案，将位于像素单元开口位置的第一绝缘层的厚度减薄或者挖空。

需要说明的是，在一些可选的实施方式中，阵列基板的制造方法还包括：在像素阵列的边框布置数据驱动电路和栅极驱动电路；将数据线与数据驱动电路相连接；将栅极输出线与栅极驱动电路相连接。

本实施例中，像素阵列的边框布置数据驱动电路和栅极驱动电路包括：

在像素阵列的上边框设置数据驱动电路，并且像素阵列的下边框设置栅极驱动电路。当然，还可以是在像素阵列的下边框设置数据驱动电路，并且在像素阵列的上边框设置栅极驱动电路。

本发明还提供一种显示装置的应用实施例。

本实施方式涉及的显示装置能用于例如智能电话、平板终端、便携电话终端、笔记本类型的个人计算机、游戏设备等各种装置。具体的，该显示装置包括前述任意一种阵列基板。

通过上述实施例可知，本发明的显示面板及显示面板检测方法，达到了如下的有益效果：

(1)由于本发明提供的阵列基板上的栅极输出线与数据线位于不同的走线区，避免二者重叠产生的亮点问题，同时，位于同一走线区的两条数据线位于不同的薄膜层，并且两条数据线之间在沿像素阵列行方向上的距离小于或等于0，与现有技术相比，两条数据线之间在行方向上不再有间隔，该间隔的取消减弱像素单元的亮度差异，进而减弱同一走线区设置两条数据线对画面品质效果的影响。

(2)在上述第一点有益效果的基础上，通过将同一走线区的两条数据线完全重叠设置，完全避免同一走线区设置两条数据线占用属于像素单元的面积，进一步提升画面品质。

(3)在上述第一点有益效果的基础上，将同一走线区的两条数据线并排或部分重叠设置，同时使各个像素单元的开口面积相等，从而各个像素单元在亮度上一致，进一步提升画面品质。

(4)在上述第一点有益效果的基础上，将该两条数据线所在的薄膜层之间设置透明导电层，通过透明导电层的屏蔽作用，避免两条数据线之间存在相互干扰的问题，进一步提升画面品质。

(5)在上述第四点有益效果的基础上，对于一种优选的阵列基板层组方式，也即阵列基板由下至上依次包括第二金属薄膜层、平坦层、第一透明导电层、第一绝缘层、第三金属薄膜层、第二绝缘层和第二透明导电层，两条数据线分别设置于第二金属薄膜层和第三金属薄膜层，将在像素单元开口位置的第一绝缘层减薄或者挖空，避免第一透明导电层和第二透明导电层之间的存储电容过小。

(6)在上述第一点有益效果的基础上，像素阵列的上边框或下边框仅设置数据驱动电路或栅极驱动电路，在减小左右边框尺寸的同时，不会增加上下边框的尺寸，利于减小显示装置的边框宽度。

当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。

本领域内的技术人员应明白，本发明的实施例可提供为方法、装置、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。