具有带界面增强层的半导体存储器的电子设备的制作方法

相关申请的交叉引用

本专利文件要求2016年5月12日提交的题为“电子设备”、申请号为10-2016-0058277的韩国专利申请的优先权，其通过引用整体合并于此。

本专利文件涉及存储电路或存储器件及其在电子设备或系统中的应用。

背景技术：

近来，随着电子设备或电子装置趋向于小型化、低功耗、高性能、多功能等，需要能够在各种电子设备或电子装置(诸如计算机、便携式通信设备等)中储存信息的电子设备，并且已经对这种电子设备进行了研究和开发。这种电子设备的示例包括可以使用根据施加的电压或电流在不同电阻状态之间切换的特性来储存数据的电子设备，并且可以以各种配置(例如，rram(电阻式随机存取存储器)、pram(相变随机存取存储器)、fram(铁电式随机存取存储器)、mram(磁性随机存取存储器)、电熔丝等)来实现。

技术实现要素：

在本专利文件中公开的技术包括存储电路或存储器件及其在电子设备或电子系统中的应用以及电子设备的各种实施方式，其中电子设备包括可以改善可变电阻元件的特性的半导体存储器。

在一方面，电子设备可以包括用于储存数据的半导体存储器，并且半导体存储器可以包括自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。

上述电子设备的实施方式可以包括以下的一个或更多个。

第一层可以包括富fe的cofeb合金。富fe的cofeb合金包括等于或大于35at％的fe含量。第二层可以包括富co的cofeb合金。富co的fefeb合金包括等于或大于35at％的co含量。金属层可以包括钽(ta)。第一层和第二层还可以包括非磁性材料。非磁性材料可以包括锆(zr)、铌(nb)、钼(mo)、钌、钛(ti)、铪(hf)、钒(v)、铬(cr)、铝(al)、铱(ir)或铑(rh)中的一种或更多种。

电子设备还可以包括微处理器，该微处理器包括：控制单元，其被配置为从微处理器的外部接收包括命令的信号，并且执行命令的提取、解码，或控制微处理器的信号的输入或输出；操作单元，其被配置为基于控制单元对命令进行解码的结果来执行操作；以及存储单元，其被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或者对其执行操作的数据的地址，其中半导体存储器是在微处理器中的存储单元的部分。

电子设备还可以包括处理器，该处理器包括：核心单元，其被配置为基于从处理器的外部输入的命令，通过使用数据来执行与命令相对应的操作；高速缓冲存储单元，其被配置为储存用于执行操作的数据、与执行操作的结果相对应的数据或者对其执行操作的数据的地址；以及总线接口，其连接在核心单元和高速缓冲存储单元之间，并且被配置为在核心单元和高速缓冲存储单元之间传输数据，其中半导体存储器是在处理器中的高速缓冲存储单元的部分。

电子设备还可以包括处理系统，该处理系统包括：处理器，其被配置为对由处理器接收的命令进行解码，并且基于对命令进行解码的结果来控制对信息的操作；辅助存储器件，其被配置为储存用于对命令进行解码的程序和信息；主存储器件，其被配置为调用并且储存来自辅助存储器件的程序和信息，使得处理器可以在运行程序时使用程序和信息来执行操作；以及接口设备，其被配置为在处理器、辅助存储器件以及主存储器件中的至少一个与外部之间执行通信，其中半导体存储器是在处理系统中的辅助存储器件或主存储器件的部分。

电子设备还可以包括数据储存系统，该数据储存系统包括：储存器件，其被配置为储存数据并且保存所储存的数据而不管电源如何；控制器，其被配置为根据从外部输入的命令来控制数据输入至储存器件和从储存器件输出数据；暂时储存器件，其被配置为暂时储存在储存器件和外部之间交换的数据；以及接口，其被配置为在储存器件、控制器和暂时储存器件中的至少一个与外部之间执行通信，其中半导体存储器是在数据储存系统中的储存器件或暂时储存器件的部分。

电子设备还可以包括存储系统，该存储系统包括：存储器，其被配置为储存数据并且保存所储存的数据而不管电源如何；存储器控制器，其被配置为根据从外部输入的命令来控制数据输入至存储器和从存储器输出数据；缓冲存储器，其被配置为缓冲在存储器和外部之间交换的数据；以及接口，其被配置为在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中半导体存储器是在存储系统中的存储器或缓冲存储器的部分。

在另一方面，电子设备可以包括半导体存储器，并且半导体存储器可以包括：衬底；存储单元，其形成在衬底之上，每个存储单元包括磁性层和界面增强层，所述界面增强层与磁性层接触以增强磁性层的磁特性；以及切换元件，其形成在衬底之上并且分别耦接到存储单元以选择或取消选择存储单元，其中每个存储单元的界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。

上述电子设备的实施方式可以包括以下的一个或更多个。

每个存储单元可以包括磁性隧道结结构，该磁性隧道结结构包括磁性层和界面增强层。第一层可以包括富fe的cofeb合金。富fe的cofeb合金包括等于或大于35at％的fe含量。第二层可以包括富co的cofeb合金。富co的fefeb合金包括等于或大于35at％的co含量。金属层可以包括钽(ta)。第一层和第二层还可以包括非磁性材料。非磁性材料可以包括锆(zr)、铌(nb)、钼(mo)、钌、钛(ti)、铪(hf)、钒(v)、铬(cr)、铝(al)、铱(ir)或铑(rh)中的一种或更多种。

在附图、说明书和权利要求书中更详细地描述这些和其它方面、实施方式和相关优点。

附图说明

图1是图示根据对比示例的mtj(磁性隧道结)结构的截面图。

图2是图示根据本公开的实施方式的可变电阻元件的截面图。

图3a是用于说明包括在图2中所示的界面增强层中的第一层的制造方法的示例的截面图。

图3b是用于说明包括在图2中所示的界面增强层中的第一层的制造方法的另一个示例的截面图。

图4a是用于说明包括在图2中所示的界面增强层中的第二层的制造方法的示例的截面图。

图4b是用于说明包括在图2中所示的界面增强层中的第二层的制造方法的另一个示例的截面图。

图5是用于说明根据本公开的实施方式的存储器件及其制造方法的截面图。

图6是用于说明根据本公开的另一个实施方式的存储器件及其制造方法的截面图。

图7是实现基于所公开的技术的存储电路的微处理器的配置图的示例。

图8是实现基于所公开的技术的存储电路的处理器的配置图的示例。

图9是实现基于所公开的技术的存储电路的系统的配置图的示例。

图10是实现基于所公开的技术的存储电路的数据储存系统的配置图的示例。

图11是实现基于所公开的技术的存储电路的存储系统的配置图的示例。

具体实施方式

下面参照附图详细描述所公开的技术的各种示例和实施方式。

附图不一定按照规定比例，且在某些情况下，为了清楚地图示所述示例或实施方式的某些特征，在附图中至少一些结构的比例可以被夸大。在具有多层结构中的两层或更多层的附图或描述中显示具体示例时，如所示的这些层的相对位置关系或布置这些层的顺序反映了用于所描述或所图示的示例的具体实施方式，而不同的相对位置关系或布置这些层的不同顺序是可能的。此外，所描述或所图示的多层结构的示例可以不反映存在于该特定多层结构内的所有层(例如，一个或更多个额外层可以存在于两个所示的层之间)。作为具体的示例，当所描述或所示的多层结构中的第一层被称为在第二层“上”或“之上”或者在衬底“上”或“之上”时，该第一层可以直接形成在第二层或衬底上，还可以表示其中一个或更多个其他的中间层可以存在于第一层与第二层或衬底之间的结构。

本公开的下面的实施方式提供一种包括具有改善性能的可变电阻元件的半导体存储器以及包括其的电子设备。这里，可变电阻元件可以表示能够响应于施加的偏置(例如，电流或电压)而在不同电阻状态之间切换的元件。因此，具有改善性能的可变电阻元件可以表示具有在不同电阻状态之间改善的切换特性的可变电阻元件。

在说明本公开的实施方式之前，将描述根据对比示例的可变电阻元件。

图1是图示根据对比示例的可变电阻元件的mtj(磁性隧道结)结构的截面图。

参考图1，根据对比示例的可变电阻元件10可以包括mtj结构，该mtj结构包括具有在其方向上可以变化的可变磁化方向的自由层11、具有在其方向上固定的钉扎磁化方向的钉扎层14以及介于自由层11和钉扎层14之间的隧道阻挡层12。

这里，自由层11的磁化方向是可变的，使得隧道阻挡层12两端的层11和14之间的可变电阻元件10的电阻根据自由层11和钉扎层14的相对磁化方向而具有带不同电阻值的不同电阻状态，使得自由层11可以用于根据其相对于钉扎层14的固定磁化方向的磁化方向来储存数据。在本文中，自由层11可以被称为储存层。

钉扎层14的磁化方向被钉扎在固定方向上，并且钉扎层14的这个固定磁化方向可以用作与自由层11的磁化方向进行比较的参考方向。这样，钉扎层14可以被称为参考层。

隧道阻挡层12可以包括绝缘氧化物并且用于通过电子的隧穿来改变自由层11的磁化方向。

在一些实施方式中，可变电阻元件10还可以包括介于隧道阻挡层12与钉扎层14之间的额外层(例如，界面层13)以改善可变电阻元件10的性能。界面层13可以由包含金属的单层形成或者包括包含金属的单层。

在其中层11和14的磁化方向垂直于层11和14的可变电阻元件10中，可能难以使用由单层形成的界面层13以同时改善与钉扎层14的交换耦合，同时增加与隧道阻挡层12的垂直磁各向异性场(hk)。

根据本公开的实施方式，可变电阻元件可以被构造为包括界面增强层，该界面增强层能够改善与钉扎层的交换耦合并且同时增加与隧道阻挡层的垂直磁各向异性。

图2是图示根据本公开的实施方式的具有这种界面增强层的可变电阻元件的示例的截面图。

参考图2，根据该实施方式的可变电阻元件100可以包括mtj结构，该mtj结构包括具有可变磁化方向的自由层120、具有钉扎磁化方向的钉扎层150、介于自由层120和钉扎层150之间的隧道阻挡层130以及介于隧道阻挡层130和钉扎层150之间的界面增强层140。磁性层120和150两者都具有垂直于层120和150的垂直磁化。特别地，界面增强层140被构造为多层层叠结构，以既增加与钉扎层150的交换耦合又改善与隧道阻挡层130的垂直磁各向异性。例如，界面增强层140可以包括：形成在隧道阻挡层130之上的第一层142、形成在第一层142之上的第二层144以及与钉扎层150交界并形成在第二层144上的金属层146。也可以使用其它多层层叠结构来实现界面增强层140。

在图2中的结构被配置为使自由层120的磁化方向能够可变，并且改变其方向使得自由层120可以根据其磁化方向来储存数据。在一些实施方式中，自由层120的磁化方向可以通过自旋转移力矩来改变。

钉扎层150的磁化方向被钉扎在固定方向上，并且钉扎层150的该固定磁化方向可以用作与自由层120的磁化方向进行比较的参考方向。

在一些实施方式中，自由层120和钉扎层150可以具有其与图2中的mtj结构中的每个层的表面垂直的磁化方向。例如，如附图中的箭头所示，自由层120的磁化方向可以在向下方向与向上方向之间改变，而钉扎层150的磁化方向可以固定为向下方向。

自由层120和钉扎层150中的每个可以具有包括铁磁材料的单层结构或多层结构。例如，自由层120和钉扎层150中的每个可以包括其主要成分为fe、ni或co的合金，诸如co-fe-b合金、co-fe-b-x合金(这里，x可以是al、si、ti、v、cr、ni、ga、ge、zr、nb、mo、pd、ag、hf、ta、w或pt)、fe-pt合金、fe-pd合金、co-pd合金、co-pt合金、fe-ni-pt合金、co-fe-pt合金或co-ni-pt合金等。此外，自由层120和钉扎层150中的每个可以包括co/pt或co/pd等的层叠结构或者磁性材料和非磁性材料的交替层叠结构。

响应于被施加到可变电阻元件100的电压或电流，自由层120的磁化方向可以改变以便与钉扎层150的磁化方向平行或反平行。当自由层120的磁化方向和钉扎层150的磁化方向彼此平行时，可变电阻元件100可以处于低电阻状态以储存特别指定的数字数据比特位(诸如“1”)。相反地，当自由层120的磁化方向和钉扎层150的磁化方向彼此反平行时，可变电阻元件100可以处于高电阻状态以储存不同指定的数字数据比特位(诸如“0”)。

隧道阻挡层130本身可以是在磁性层120和150之间不通过电传导来传导电子的电绝缘体，并且可以包括绝缘氧化物，例如，mgo、cao、sro、tio、vo或nbo等。隧道阻挡层130被构造为允许在自由层120和钉扎层150之间电子的隧穿，以在用于改变可变电阻元件100的电阻状态的写入操作中，当携带自旋极化电子的电流处于切换电流阈值或在切换电流阈值之上时，通过自旋力矩转移来改变自由层120的磁化方向。

在用于图2的界面增强层140的所示3层层叠结构中，第一层142可以用于增加与相邻的隧道阻挡层130的界面处的垂直磁各向异性(hk)。

在一些实施方式中，第一层142可以包括富fe的cofeb合金。在富fe的cofeb合金中，可以适当地选择铁(fe)的含量以改善与隧道阻挡层130的界面处的垂直磁各向异性。例如，当硼(b)的含量为从约10at％(at％表示原子数百分含量)到约30at％时，铁(fe)的含量可以等于或大于约35at％且小于约90at％。具体地，当硼(b)的含量为约20at％时，铁(fe)的含量可以为约40at％或更多。

通过应用富fe的cofeb合金作为界面增强层140的第一层142，可以改善与隧道阻挡层130的界面处的垂直磁各向异性(hk)。

第二层144可以用于增加与钉扎层150的交换耦合。

第二层144可以包括富co的cofeb合金。在富co的cofeb合金中，可以适当地选择钴(co)的含量以增加与钉扎层150中最接近的co层的铁交换耦合。例如，当硼(b)的含量为从约10at％到约30at％时，钴(co)的含量可以等于或大于约35at％且小于约90at％。在一些实施方式中，当硼(b)的含量为约20at％时，钴(co)的含量可以为约40at％或更多。

例如，在钉扎层150具有[pt/co]n多层薄膜结构的情况下，可以通过采用富co的cofeb合金作为界面增强层140的第二层144来增加与钉扎层150中最接近的co层的铁交换耦合。

金属层146可以用于改善在相邻的钉扎层150中的晶体生长，并抑制从包括在第一层142和第二层144中的cofeb层的硼扩散。金属层146可以包括钽(ta)。

在一个实施方式中，第一层142和第二层144中的每个可以包括掺杂在其中的非磁性材料。例如，通过在包括在第一层142中的富fe的cofeb合金中和包括在第二层144中的富co的cofeb合金中分别掺杂非磁性材料，可以减小饱和磁化(ms)，并且因此可以增加垂直磁各向异性。

在第一层142和第二层144中掺杂的非磁性材料的示例可以包括锆(zr)、铌(nb)、钼(mo)、钌(ru)、钛(ti)、铪(hf)、钒(v)、铬(cr)、铝(al)、铱(ir)或铑(rh)等，但不限于此。

此外，根据本实施方式的可变电阻元件100还可以包括执行各种功能以改善mtj结构的特性的一个或更多个额外层。在一些实施方式中，可变电阻元件100可以包括设置在mtj结构之下的底层110或设置在mtj结构之上的上层160，或两者。

底层110可以用于改善设置在底层110之上的层(例如，自由层120)的特性(例如，垂直磁各向异性或结晶特性)。底层110可以具有包括导电材料(诸如金属或金属氮化物等)的单层结构或多层结构。

上层160可以被称为覆盖层，并且用作用于图案化可变电阻元件100的硬掩模。上层160可以包括诸如金属等的各种导电材料。例如，上层160可以由金属材料形成或包括金属材料，从而在该层中具有很少的针孔并且具有对湿法刻蚀或干法刻蚀的高电阻。例如，上层160可以包括诸如钌(ru)的贵金属。

在图2的设备结构的一些实施方式中，可变电阻元件100可以包括一个或更多个额外层。例如，除了在图2的示例中所示的层之外，可变电阻元件100还可以包括缓冲层、交换耦合层或磁校正层等。

例如，缓冲层可以设置在下电极105上，并且可以包括金属、合金或氧化物。缓冲层可以由对下电极105具有优良匹配的材料形成或包括对下电极105具有优良匹配的材料，以便克服在下电极105和底层110之间的晶格常数的不一致性，例如，当底层由tin形成或包括tin时，缓冲层可以由对tin具有优良匹配的ta形成或包括对tin具有优良匹配的ta。

在图2中具有磁校正层的设备结构的实施方式中，磁校正层可以被构造和放置在可变电阻元件100中，以抵消或减少由钉扎层150产生的漏磁场对自由层120的磁化的影响。钉扎层150的漏磁场对自由层120的影响可以在自由层120中引起不期望的偏置磁场。因此，磁校正层的存在使得自由层120中这种不期望的偏置磁场减小。结果，可以改善mtj结构的热稳定性和磁特性。磁校正层可以具有与钉扎层150的磁化方向相反的磁化方向。可选地，磁校正层可以形成在与可变电阻元件100相邻并且与可变电阻元件100分开的区域中。

在图2中具有交换耦合层和磁校正层的设备结构的实施方式中，交换耦合层可以介于磁校正层和钉扎层之间，以在它们之间提供层间交换耦合。在一些实施方式中，交换耦合层可以包括，例如，金属非磁性材料(诸如cr、ru、ir、rh或其它)。

上述用于可变电阻元件100的层可以形成在期望的半导体材料的生长衬底之上。在生长衬底上面，在一些实施方式中，自由层120可以形成在钉扎层150之下，而在一些其它实施方式中，自由层120可以形成在钉扎层150之上。例如，可变电阻元件100可以具有多层叠结构，在该多层叠结构中底层、钉扎层、金属层、第二层、第一层、隧道阻挡层、自由层以及上层顺序层叠在生长衬底之上。

在实现图2的界面增强层时，可变电阻元件100可以包括界面增强层140，该界面增强层140介于隧道阻挡层130和钉扎层150之间，并包括含有富fe的cofeb层等的第一层142、含有富co的cofeb层等的第二层144以及含有ta等的金属层146，这些层顺序层叠。界面增强层140的存在使得可以增加与钉扎层150的交换耦合并且改善与隧道阻挡层130的垂直磁各向异性。

此外，界面增强层140可以被构造为允许改善钉扎层150中的晶体生长并且抑制来自cofeb层的硼扩散。

在一些实施方式中，通过在包括在界面增强层140中的第一层142和第二层144中掺杂非磁性材料，可以减小饱和磁化(ms)，并且因此增加垂直磁各向异性。

包括顺序层叠的第一层142、第二层144和金属层146的界面增强层140可以通过如将参考图3和图4连同图2一起示例性描述的各种工艺来制造。作为具体示例，第一层142可以包括富fe的cofeb层，第二层144可以包括富co的cofeb层，并且金属层146可以包括钽(ta)。

图3a是用于说明包括在图2所示的界面增强层中的第一层的制造方法的示例的截面图。图3b是用于说明包括在图2所示的界面增强层中的第一层的制造方法的另一个示例的截面图。

参考图3a，可以在隧道阻挡层130之上形成fe层202。然后，可以在fe层202之上形成cofeb层204。然后，通过执行热处理，可以通过fe层202和cofeb层204的反应来形成富fe的cofeb合金。这里，fe层202的厚度和cofeb层204的厚度可以被控制，使得在富fe的cofeb合金中的fe含量等于或大于约35at％，例如，约40at％或者更多。

层叠fe层202和cofeb层204的顺序可以颠倒。即，在形成cofeb层204之后，可以在cofeb层204之上形成fe层202，以及然后可以执行热处理。

参考图3b，可以通过在隧道阻挡层130之上顺序地沉积第一cofeb层204a、fe层202以及第二cofeb层204b以及然后执行热处理来形成富fe的cofeb合金。这里，第一cofeb层204a的厚度和第二cofeb层204b的厚度的总和可以与如图3a中所示的cofeb层204的厚度基本相同。

在另一个实施方式中，虽然未示出，但是富fe的cofeb合金可以通过在交替沉积多个cofeb层和多个fe层之后执行热处理来形成。

在另外一个实施方式中，尽管未示出，但是富fe的cofeb合金可以通过物理沉积工艺(诸如，通过使用cofeb合金靶的溅射工艺)来形成。

在又一个实施方式中，虽然未示出，但是富fe的cofeb合金可以通过物理沉积工艺(诸如，通过使用两个或更多个靶的共溅射工艺)来形成。

包括富co的cofeb合金的第二层144可以形成在包括富fe的cofeb合金的第一层142之上。

图4a是用于说明包括在图2所示的界面增强层中的第二层的制造方法的示例的截面图。图4b是用于说明包括在图2所示的界面增强层中的第二层的制造方法的另一个示例的截面图。

参考图4a，可以在形成在隧道阻挡层130之上的包括富fe的cofeb的第一层142之上沉积co层212。然后，可以在co层212之上沉积cofeb层214。然后，通过执行热处理，可以通过co层212和cofeb层214的反应来形成富co的fecob合金。这里，co层212的厚度和cofeb层214的厚度可以被控制，使得co含量等于或大于约35at％，例如，约40at％或更多。

层叠co层212和cofeb层214的顺序可以颠倒。例如，在形成cofeb层214之后，可以在cofeb层214之上形成co层212。

参考图4b，可以通过在形成在隧道阻挡层130之上的包括富fe的cofeb合金的第一层142之上顺序地沉积第一cofeb层214a、co层212以及第二cofeb层214b以及随后执行热处理来形成富co的cofeb合金。这里，第一cofeb层214a和第二cofeb层214b的厚度的总和可以与图4a中所示的cofeb层214的厚度基本相同。

在另一个实施方式中，虽然未示出，但是富co的cofeb合金可以在交替沉积多个cofeb层和多个co层之后通过执行热处理来形成。

在另外一个实施方式中，富co的cofeb合金可以通过物理沉积工艺(诸如，通过使用cofeb合金靶的溅射工艺)来形成。

在又一个实施方式中，富co的cofeb合金可以通过物理沉积工艺(诸如，通过使用两个或更多个靶的共溅射工艺)来形成。

金属层146可以通过在包括富co的cofeb的第二层144之上沉积钽(ta)来形成(参见图2)。

基于包括如本文件中公开的界面增强层140的可变电阻元件100的半导体存储器件可以包括这种可变电阻元件100的单元阵列以储存数据。单元阵列可以包括各种组件(诸如，线、元件等)以驱动或控制每个可变电阻元件100。

图5是用于说明根据本公开的实施方式的包括具有所公开界面增强层的多个可变电阻元件的存储器件及其制造方法的示例的截面图。

参考图5，该实施方式的存储器件可以包括衬底600、形成在衬底600之上的下接触620、形成在衬底600之上的可变电阻元件100以及形成在衬底600之上的上接触640。对于每个可变电阻元件100，作为用于控制对特定的可变电阻元件100的访问的开关或切换电路/元件(例如，晶体管)的特定结构可以设置在衬底600之上以控制可变电阻元件100，其中开关可以导通以选择可变电阻元件100或者关断以取消选择可变电阻元件100。下接触620可以设置在衬底600之上，并且将可变电阻元件100的下端与衬底600的一部分(例如，作为用于可变电阻元件100的切换电路的晶体管的漏极)耦接。上接触640可以设置在可变电阻元件100之上，并且将可变电阻元件100的上端与特定线(未示出)(例如，位线)耦接。在图5中，示出了两个可变电阻元件100作为在可变电阻元件100的阵列中的元件的示例。

上述存储器件可以通过以下工艺来制造。

首先，可以提供其中形成晶体管的衬底600，然后可以在衬底600之上形成第一层间电介质层610。然后，可以通过选择性地刻蚀第一层间电介质层610以形成暴露衬底600的一部分的孔并用导电材料填充该孔来形成下接触620。然后，可以通过在第一层间电介质层610和下接触620之上形成用于可变电阻元件100的材料层，并选择性地刻蚀材料层来形成可变电阻元件100。用于形成可变电阻元件100的刻蚀工艺可以包括具有强物理刻蚀特性的ibe法。然后，可以形成第二层间电介质层630以覆盖可变电阻元件。然后，可以选择性地刻蚀第二层间电介质层630以形成暴露可变电阻元件100的顶部的孔，并且可以将导电材料掩埋在该孔中以便形成上接触640。

在根据本实施方式的存储器件中，形成可变电阻元件100的所有层可以具有彼此对准的侧壁。这是因为可变电阻元件100通过使用一步掩模(onemask)的刻蚀工艺来形成。

不同于图5的实施方式，可变电阻元件100的一部分可以与其它部分分别地图案化。在图6中图示该工艺。

图6是用于说明根据本公开的实施方式的具有可变电阻元件的存储器件及其制造方法的截面图。关于在单元阵列中用于每个可变电阻元件100的底层110，下面的描述将集中在与图5的实施方式的不同之处。

参考图6，根据本实施方式的存储器件可以包括可变电阻元件100，其部分(例如,底层110)具有不与其其它层对准的侧壁。如在图6中所示，底层110可以具有与下接触620对准的侧壁。

在图6中的存储器件可以通过以下工艺来制造。

首先，可以在衬底600之上形成第一层间电介质层610，以及然后选择性地刻蚀第一层间电介质层610以形成暴露衬底600的一部分的孔h。然后，可以形成下接触620以填充孔h的下部分。更具体地，下接触620可以通过以下一系列工艺来形成：形成导电材料以覆盖其中形成有孔h的所得结构，并且通过回蚀工艺等去除导电材料的一部分直到导电材料具有期望的厚度为止。接下来，可以形成底层110以填充其中形成有下接触620的孔h的其它部分。例如，底层110可以通过以下一系列工艺来形成：形成用于底层110的包括轻金属等的材料层以覆盖其中形成有下接触620的所得结构，并且执行平坦化工艺(例如，cmp(化学机械抛光)工艺)直到暴露第一层间电介质层610的顶表面为止。随后，可以在下接触620和第一层间电介质层610之上形成用于形成除了底层110之外的可变电阻元件100的其它层的材料层，以及然后选择性地刻蚀所述其它层的材料层以形成可变电阻元件100的其它层。后续工艺可以以与参考图5描述的基本相同的方式来执行。

在该实施方式中，可以减小为了形成可变电阻元件100而需要被一次刻蚀的高度，这使得可以降低刻蚀工艺的难度水平。

虽然在该实施方式中，底层110被掩埋在孔h中，但是根据需要也可以掩埋其它部分(诸如自由层120等)。

基于所公开的技术的上述和其它存储电路或半导体器件可以用在一系列设备或系统中。图7到图11提供了可以实现本文所公开的存储电路的设备或系统的一些示例。

图7是实现基于所公开的技术的存储电路的微处理器的配置图的示例。

参考图7，微处理器1000可以执行用于控制和调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元(诸如中央处理单元(cpu)、图形处理单元(gpu)、数字信号处理器(dsp)和应用处理器(ap))。

存储单元1010是微处理器1000中储存数据的部分，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存要由操作单元1020对其执行操作的数据、执行操作的结果数据以及执行操作的数据被储存的地址的功能。

存储单元1010可以包括根据该实施方式的一个或更多个上述半导体器件。例如，存储单元1010可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强半导体存储器的磁特性，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。由此，可以改善存储单元1010的数据储存特性。因此，可以改善微处理器1000的操作特性。

操作单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(alu)等。

控制单元1030可以从微处理器1000的存储单元1010、操作单元1020和外部设备接收信号、执行命令的提取和解码以及控制微处理器1000的信号的输入和输出，并且运行由程序表示的处理。

根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，其可以暂时储存要从除存储单元1010之外的外部设备输入的数据或者要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。

图8是实现基于所公开的技术的存储电路的处理器的配置图的示例。

参考图8，处理器1100可以通过包括除了微处理器的那些功能之外的各种功能来改善性能并实现多功能，其中微处理器执行用于控制和调谐从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备和外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(soc)(诸如多核处理器、图形处理单元(gpu)和应用处理器(ap))。

本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、操作单元1112和控制单元1113。

存储单元1111是在处理器1100中储存数据的部分，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存要由操作单元1112对其执行操作的数据、执行操作的结果数据以及执行操作的数据被储存的地址的功能。操作单元1112是在处理器1100中执行操作的部分。操作单元1112可以根据控制单元1113对命令进行解码的结果来执行四则算术运算或逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(alu)等。控制单元1113可以从处理器1100的存储单元1111、操作单元1112和外部设备接收信号、执行命令的提取和解码以及控制处理器1100的信号的输入和输出，并且运行由程序表示的处理。

高速缓冲存储单元1120是暂时储存数据以补偿在以高速操作的核心单元1110和以低速操作的外部设备之间的数据处理速度的差异的部分。高速缓冲存储单元1120可以包括主储存部1121、次级储存部1122以及第三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和次级储存部1122，而在需要高储存容量的情况下，可以包括第三级储存部1123。根据场合需要，高速缓冲存储单元1120可以包括更多数量的储存部。即，包括在高速缓冲存储单元1120中的储存部的数量可以根据设计而改变。主储存部1121、次级储存部1122以及第三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最大。高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123的至少一个储存部可以包括根据该实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强半导体存储器的磁特性，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。由此，可以改善高速缓冲存储单元1120的数据储存特性。因此，可以改善处理器1100的操作特性。

虽然在图8中示出，所有主储存部1121、次级储存部1122和第三级储存部1123被配置在高速缓冲存储单元1120内部，应注意，高速缓冲存储单元1120的所有主储存部1121、次级储存部1122和第三级储存部1123可以被配置在核心单元1110的外部，并且可以补偿在核心单元1110和外部设备之间的数据处理速度的差异。同时，应当注意，高速缓冲存储单元1120的主储存部1121可以被设置在核心单元1110内部，而次级储存部1122和第三级储存部1123可以被配置在核心单元1110的外部，以加强补偿数据处理速度的差异的功能。在另一个实施方式中，主储存部1121和次级储存部1122可以设置在核心单元1110内部，而第三级储存部1123可以设置在核心单元1110外部。

总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并允许有效地传输数据的部分。

根据该实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或者通过总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而次级储存部1122和第三级储存部1123可以以通过总线接口1130共享的方式被配置在多个核心单元1110外部。主储存部1121的处理速度可以比次级储存部1122和第三级储存部1123的处理速度大。在另一个实施方式中，主储存部1121和次级储存部1122可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而第三级储存部1123可以以通过总线接口1130共享的方式被配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以以有线方式或无线方式向外部设备传输数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个各种模块和设备。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，以及彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括dram(动态随机存取存储器)、移动dram、sram(静态随机存取存储器)以及具有与上述存储器类似功能的存储器等。非易失性存储器可以包括rom(只读存储器)、nor快闪存储器、nand快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)以及具有类似功能的存储器。

通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、zigbee、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带因特网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)，诸如在无传输线的情况下发送和接收数据的各种设备等。

存储器控制单元1160管理和处理在处理器1100和根据不同通信标准操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制ide(集成电路设备)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、raid(独立磁盘冗余阵列)、ssd(固态盘)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、语音以及其他形式从外部输入设备输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(gpu)、数字信号处理器(dsp)、高清晰度音频设备(hd音频)、高清晰度多媒体接口(hdmi)控制器等。

图9是实现基于所公开的技术的存储电路的系统的配置图的示例。

参考图9，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器(诸如计算机、服务器、pda(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、pmp(便携式多媒体播放器)、照相机、全球定位系统(gps)、摄像机、语音记录器、远程信息处理、视听(av)系统、智能电视等)来操作的各种电子系统。

处理器1210可以对输入的命令进行解码并且处理针对储存在系统1200中的数据的操作、比较等，以及控制这些操作。处理器1210可以包括微处理器单元(mpu)、中央处理单元(cpu)、单核/多核处理器、图形处理单元(gpu)、应用处理器(ap)、数字信号处理器(dsp)等。

主存储器件1220是当程序被执行时可以暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据并且即使在电源被切断时也可以保存存储的内容的储存器。主存储器件1220可以包括根据该实施方式的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强半导体存储器的磁特性，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。由此，可以改善主存储器件1220的数据储存特性。因此，可以改善系统1200的操作特性。

此外，主存储器件1220还可以包括其中当电源被切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。与此不同，主存储器件1220可以不包括根据该实施方式的半导体器件，但是可以包括其中当电源被切断时擦除所有内容的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。

辅助存储器件1230是用于储存程序代码或数据的存储器件。当辅助存储器件1230的速度比主存储器件1220慢时，辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据该实施方式的上述半导体器件中的一个或多个。例如，辅助存储器件1230可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强所述半导体存储器的磁特性，其中界面增强层可以包括富fe的第一层；在第一层之上形成的富co的第二层；以及在第二层之上形成的金属层。由此，可以改善辅助存储器件1230的数据储存特性。因此，可以改善系统1200的操作特性。

此外，辅助存储器件1230还可以包括数据储存系统(参见图10的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光两者的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。与此不同，辅助存储器件1230可以不包括根据该实施方式的半导体器件，但是可以包括数据储存系统(参见图10的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光两者的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等。

接口设备1240可以在本实施方式的系统1200和外部设备之间执行命令和数据的交换。接口设备1240可以是键盘、小键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(hid)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外线数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、zigbee、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带英特网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)，诸如在无传输线的情况下发送和接收数据的各种设备等。

图10是实现基于所公开的技术的存储电路的数据储存系统的配置图的示例。

参考图10，数据储存系统1300可以包括：储存器件1310，其作为用于储存数据的组件而具有非易失性特性；控制器1320，其控制存储器件1310；接口1330，其用于与外部设备连接；以及暂时储存器件1340，其用于暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(hdd)、光盘只读存储器(cdrom)、数字化通用盘(dvd)、固态盘(ssd)等的盘类型，以及诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的卡类型。

储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括rom(只读存储器)、nor快闪存储器、nand快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)等。

控制器1320可以控制储存器件1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321其执行用于处理通过接口1330从数据储存系统1300的外部输入的命令等的操作。

接口1330在数据储存系统1300和外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等设备中所使用的接口相兼容，或者与在与以上提及的设备类似的设备中所使用的接口相兼容。在数据储存系统1300是盘型的情况下，接口1330可以与诸如ide(集成电路设备)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)等接口相兼容，或者与与以上提及的接口类似的接口相兼容。接口1330可以与具有彼此不同类型的一个或更多个接口相兼容。

暂时储存器件1340可以暂时储存数据，以用于根据与外部设备、控制器和系统的接口的多样化和高性能而在接口1330和储存器件1310之间高效地传送数据。用于暂时储存数据的暂时储存器件1340可以包括根据该实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强半导体存储器的磁特性，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。由此，可以改善储存器件1310或暂时储存器件1340的数据储存特性。因此，可以改善数据储存系统1300的操作特性和数据储存特性。

图11是实现基于所公开的技术的存储电路的存储系统的配置图的示例。

参考图11，存储系统1400可以包括作为用于储存数据的组件而具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是诸如固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等的卡类型。

用于储存数据的存储器1410可以包括根据该实施方式的一个或更多个上述半导体器件。例如，存储器1410可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强半导体存储器的磁特性，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。由此，可以改善存储器1410的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。

此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的rom(只读存储器)、nor快闪存储器、nand快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)等。

存储器控制器1420可以控制在存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，其执行用于处理通过接口1430从存储系统1400的外部输入的命令的操作。

接口1430用于在存储系统1400和外部设备之间执行命令和数据的交换。接口1430可以与在诸如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型闪存(cf)卡等设备中所使用的接口相兼容，或者与在与以上提及的设备类似的设备中所使用的接口相兼容。接口1430可以与具有彼此不同类型的一个或更多个接口相兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，其用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430和存储器1410之间有效地传送数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据该实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：自由层，其具有可变磁化方向；钉扎层，其具有钉扎磁化方向；隧道阻挡层，其介于自由层和钉扎层之间；以及界面增强层，其介于隧道阻挡层和钉扎层之间，并包括导电的多层层叠结构，以增强半导体存储器的磁特性，其中界面增强层可以包括：富fe的第一层；富co的第二层，其形成在第一层之上；以及金属层，其形成在第二层之上。由此，可以改善缓冲存储器1440的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。

此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的sram(静态随机存取存储器)、dram(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。与此不同，缓冲存储器1440可以不包括根据该实施方式的半导体器件，但是可以包括具有易失性特性的sram(静态随机存取存储器)、dram(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。

基于本文件中公开的存储器件的图7到图11中的电子设备或系统的上述示例中的特征可以在各种设备、系统或应用中实现。一些示例包括移动电话或其它便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字照相机、具有无线通信能力的手表或其它可穿戴设备。

虽然本专利文件包含很多细节，但是这些不应当被理解为对任何发明的范围或要求保护的内容的限制，而应当被理解为可能专门针对特定发明的特定实施例的特征的描述。本专利文件中在单独实施例的内容中所描述的特定特征也可以在单个实施例中组合地实施。反之，在单个实施例的内容中描述的各种特征也可以在多个实施例中单独实施或以任何合适的子组合来实施。此外，虽然以上可以将特征描述为以某些组合来起作用，甚至初始要求如此保护，但在某些情况下来自要求保护的组合中的一种或更多种特征可以从该组合中去除，且要求保护的组合可以针对子组合或子组合的变型。

类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以所示的特定次序或以顺序的次序来执行这些操作，或者执行所有示出的操作，来实现期望的结果。此外，本专利文件中所描述的实施例中的各种系统组件的分离不应当被理解为在所有的实施例中都需要这种分离。

仅描述了若干实施方式和示例。基于本专利文件中所描述的和所示出的内容，可以作出其他实施方式、改进和变型。