半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。随着晶体管尺寸的急剧减小，半导体领域对半导体结构的性能提出了更高的要求。

在半导体结构形成工艺中，等离子体应用也越来越广泛。然而等离子体带有电荷，容易影响晶体管的工作过程。因此，为了减小等离子体对晶体管性能的影响，需要通过保护结构对晶体管进行保护。所述保护结构为一种开关器件，当晶体管上积累的等离子体较多时，所述保护结构开启，能够使晶体管上的等离子体产生的电荷被释放，从而对所形成的半导体结构进行保护。

然而，现有技术形成的半导体结构中的保护结构容易影响晶体管的性能。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形成半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：衬底；位于所述衬底中的第一阱区，所述第一阱区中具有第一阱离子；位于所述衬底中的第二阱区，所述第二阱区中具有第二阱离子；位于所述衬底中的第三阱区，所述第三阱区与所述第二阱区接触，所述第三阱区中具有第三阱离子，所述第三阱离子与第二阱离子的导电类型相同；位于所述第一阱区和第三阱区之间衬底中的第四阱区，所述第四阱区中具有第四阱离子，所述第四阱离子与所述第三阱离子的导电类型相反；位于所述第三阱区上的器件结构；位于所述第一阱区中的第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区分立，所述第一掺杂区和第二掺杂区中具有第一掺杂离子，所述第一掺杂离子与所述第一阱离子导电类型相反，所述第一掺杂区与所述器件结构电连接；位于所述第二阱区中的第三掺杂区，所述第三掺杂区与所述第二掺杂区电连接。

可选的，所述第一阱区、第二阱区、第三阱区和第三阱区底部的衬底中具有衬底离子，所述第一阱离子与所述衬底离子导电类型相反。

可选的，所述衬底离子为p型离子或n型离子。

可选的，所述第三阱离子为n型离子或p型离子。

可选的，所述第三掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第二阱离子的导电类型相反。

可选的，所述器件结构两侧的第三阱区中具有源漏掺杂区，所述源漏掺杂区中具有源漏离子，所述源漏离子与所述第三阱离子的导电类型相反。

可选的，所述器件结构包括：位于所述第三阱区上的栅介质层；位于所述栅介质层上的栅极。

可选的，还包括：连接所述器件结构的器件插塞；连接所述第一掺杂区的第一插塞；连接所述第二掺杂区的第二插塞；连接所述第三掺杂区的第三插塞；连接所述第一插塞与器件插塞的第一连接线；连接所述第二插塞与第三插塞的第三连接线。

相应的，本发明还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底中形成第一阱区、第二阱区、第三阱区和第四阱区，所述第四阱区位于所述第三阱区和第一阱区之间，所述第二阱区与所述第三阱区接触，所述第一阱区中具有第一阱离子，所述第二阱区中具有第二阱离子，所述第三阱区中具有第三阱离子，所述第三阱离子与第二阱离子的导电类型相同，所述第四阱区中具有第四阱离子，所述第四阱离子与所述第三阱离子的导电类型相反；在所述第三阱区上形成器件结构；在所述第一阱区中形成第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区分立，所述第一掺杂区和第二掺杂区中具有第一掺杂离子，所述第一掺杂离子与所述第一阱离子导电类型相反，所述第一掺杂区与所述器件结构电连接；在所述第二阱区中形成第三掺杂区所述第三掺杂区与所述第二掺杂区电连接。

可选的，所述第一阱区、第二阱区、第三阱区和第三阱区底部的衬底中具有衬底离子，所述第一阱离子与所述衬底离子导电类型相反。

可选的，所述衬底离子为p型离子或n型离子。

可选的，所述第一阱离子与所述第三阱离子的导电类型相同；通过第一离子注入在所述衬底中形成所述第一阱区、第二阱区和第三阱区；通过第二离子注入在所述衬底中形成第四阱区。

可选的，所述第一阱离子与所述第三阱离子的导电类型相反；通过第一离子注入在所述衬底中形成第二阱区和第三阱区；通过第二离子注入在所述衬底中形第一阱区和成第四阱区。

可选的，所述器件结构两侧的第三阱区中具有源漏掺杂区，源漏掺杂区中具有源漏离子；形成所述器件结构之后，形成所述源漏掺杂区、第一掺杂区、第二掺杂区和第三掺杂区。

可选的，所述器件结构包括：位于所述第三阱区上的栅介质层；位于所述栅介质层上的栅极。

可选的，所述第三掺杂区中具有第二掺杂离子，所述第二掺杂离子与所述第二阱离子的导电类型相反。

可选的，所述形成方法还包括：形成连接所述器件结构的器件插塞；形成连接所述第一掺杂区的第一插塞；形成连接所述第二掺杂区的第二插塞；形成连接所述第三掺杂区的第三插塞；形成连接所述第一插塞与器件插塞的第一连接线；形成连接所述第二插塞与第三插塞的第三连接线。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构中，由于所述第一掺杂离子与所述第一阱离子导电类型相反，所述第一掺杂区、第一阱区和第二掺杂区形成pnp结构或npn结构的三极管，所述第二掺杂离子与所述第二阱离子导电类型相反，第三掺杂区与第二阱区之间形成二级管。当所述半导体结构处于等离子体环境中时，由于等离子体环境为高温环境，所述三极管和二极管为低阻状态。所述器件结构上积累的等离子体所带的电荷依次经过所述第一掺杂区、第一阱区、第二掺杂区、第三掺杂区、第二阱区到达所述第三阱区，从而能够降低所述器件结构与第三阱区之间的电压，进而能够减少对器件结构的影响，对器件结构进行保护。当对所述器件结构进行测试或所述器件结构处于工作状态时，无论所述器件结构上的电压大于或小于所述第三阱区的电压，所述三极管均处于截止状态，不容易使所述器件结构上的电荷依次通过所述第一掺杂区、第一阱区、第二掺杂区、第三掺杂区与第三阱区之间形成通路，进而不容易影响所述半导体结构的性能。

进一步，所述器件结构包括位于所述第三阱区上的栅介质层和位于所述栅介质层上的栅极。所述栅极上积累的等离子所带的电荷经所述第一掺杂区、第一阱区、第二掺杂区、第三掺杂区、第二阱区到达所述第三阱区，则所述半导体结构能够降低栅极与所述第三阱区之间的电压，从而能够抑制栅介质层被击穿，进而改善所形成半导体结构性能。

进一步，所述第一阱离子与所述衬底离子的导电类型相反，所述第一掺杂离子与所述第一阱离子的导电类型相反，则所述第一掺杂区、第一阱区和衬底构成pnp结构或npn结构，当对所述器件结构进行测试或所述器件结构处于工作状态时，无论所述栅极电压大于或小于所述第三阱区的电压，所述第一掺杂区、第一阱区和衬底构成的pnp结构或npn结构处于截止状态，不容易使所述栅极通过所述第一掺杂区、第一阱区与衬底之间形成通路，进而不容易影响测结果。

附图说明

图1是一种半导体结构的结构示意图；

图2是本发明半导体结构一实施例的结构示意图；

图3至图6是本发明半导体结构的形成方法一实施例各步骤的结构示意图；

图7是本发明半导体结构另一实施例的结构示意图。

具体实施方式

半导体结构存在诸多问题，例如：半导体结构中的保护结构容易影响晶体管的性能。

现结合一种半导体结构，分析半导体结构中的保护结构容易影响晶体管的性能的原因：

图1是一种半导体结构的结构示意图。

请参考图1，所述半导体结构包括：衬底100，所述衬底100包括保护区i和器件区ii；位于所述保护区i和器件区ii衬底100中的阱区100；位于所述器件区ii阱区110上的栅介质层(图中未示出)；位于所述栅介质层上的栅极120；位于所述栅极120两侧器件区ii阱区110中的源漏掺杂区121；位于所述保护区i阱区110中的保护掺杂区130，所述保护掺杂区130与所述阱区110的导电类型相反，所述保护掺杂区130与所述栅极120电连接。

其中，所述保护掺杂区130与所述保护区i阱区110构成保护结构，所述保护结构用于释放所述栅极120上积累的电荷，对所述栅介质层和栅极进行保护。所述保护掺杂区130与所述阱区110的导电类型相反，则所述保护掺杂区130与所述保护区i的阱区110构成二极管。当所述半导体结构处于等离子体环境下时，由于等离子体环境下半导体结构的温度较高，所述保护掺杂区130与所述阱区110中的载流子运动速率较快，使得载流子容易穿过保护掺杂区130与所述阱区110形成的pn结，从而使所述二级管无论处于正向偏置或反向偏置均很容易导通。因此，当所述栅极120上积累等离子体时，等离子体的电荷能够通过所述保护掺杂区130和所述保护区i进入所述阱区110，从而使所述栅极120与所述阱区110之间的电压减小，从而能够防止所述栅介质层被击穿，进而改善半导体结构性能。

当对所述栅极120、源漏掺杂区121和器件区ii阱区110形成的mos晶体管进行性能检测或所述mos晶体管处于工作状态时，需要在所述栅极120与衬底100之间施加电压。如果所述栅极120与衬底100之间的电压使所述二极管处于反向偏置时，所述二极管截止，所述栅极120与保护区i阱区110之间不容易产生通路，从而不容易影响所述mos晶体管的性能。然而，如果所述栅极120与衬底100之间的电压使所述二极管处于正向偏置时，例如测量所述栅极120漏电流时，所述二极管导通。部分栅极电流经所述保护掺杂区130和保护区i阱区110流入器件区ii阱区110中，从而容易影响所述半导体结构的性能。

为解决所述技术问题，本发明提供了一种半导体结构，包括：第一掺杂离子与所述第一阱离子导电类型相反，所述第二掺杂离子与所述第一阱离子导电类型相反。其中，所述第一掺杂区、第一阱区和第二掺杂区形成pnp结构或npn结构的三极管，当对所述器件结构进行测试或所述器件结构处于工作过程中时，所述三极管处于截止状态，从而不容易影响半导体结构性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明半导体结构一实施例的结构示意图。

请参考图2，所述半导体结构包括：衬底300；位于所述衬底300中的第一阱区301，所述第一阱区301中具有第一阱离子；位于所述衬底300中的第二阱区302，所述第二阱区302中具有第二阱离子；位于衬底300中的第三阱区303，所述第三阱区303与所述第二阱区302接触，所述第三阱区303中具有第三阱离子，所述第二阱离子与第三阱离子的导电类型相同；位于所述第一阱区301和第三阱区303之间衬底300中的第四阱区304，所述第四阱区304中具有第四阱离子，所述第四阱离子与所述第三阱离子的导电类型相反；位于所述第三阱区303上的器件结构；位于所述第一阱区301中的第一掺杂区321和第二掺杂区322，所述第一掺杂区321和第二掺杂区322分立，所述第一掺杂区321和第二掺杂区322中具有第一掺杂离子，所述第一掺杂离子与所述第一阱离子导电类型相反，所述第一掺杂区321与所述器件结构电连接；位于所述第二阱区302中的第三掺杂区323，所述第三掺杂区323与所述第二掺杂区322电连接。

本实施例中，所述衬底300为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。

本实施例中，所述第一阱区301、第二阱区302、第三阱区303和第四阱区304底部的衬底300中具有衬底离子，所述衬底离子为p型离子，例如硼离子或nf^2-离子。在其他实施例中，所述衬底离子还可以为n型离子，例如砷离子或磷离子。

本实施例中，所述器件结构两侧的第三阱区303中具有源漏掺杂区320，所述源漏掺杂区320中具有源漏离子。

本实施例中，所述源漏离子为n型离子。在其他实施例中，所述源漏离子还可以为p型离子。

所述器件结构包括：位于所述第三阱区303上的栅介质层311；位于所述栅介质层311上的栅极310。

本实施例中，所述栅介质层311的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高k(k大于3.9)介质材料，如hfo2、lm2o3、hfsion、hfmlo2、zro2、ml2o3或hfsio4。

本实施例中，所述栅极310的材料为多晶硅。在其他实施例中，所述栅极的材料还可以为金属，例如ml、ku、mg、mu、ni、ti、w、wn或wsi。

本实施例中，所述源漏离子为n型离子，例如磷离子或砷离子。

本实施例中，所述第三阱离子为p型离子，例如砷离子或磷离子。

由于所述第二阱离子与所述第三阱离子的导电类型相同，则所述第二阱离子为p型离子。

由于所述第四阱离子与所述第三阱离子的导电类型相反，则所述第四阱离子为p型离子。

当所述半导体结构处于等离子体环境中时，由于等离子体环境为高温环境，使第一掺杂区321与第一阱区301、第二掺杂区322与第一阱区301、第三掺杂区323与第二阱区302之间的pn结成为低阻状态。所述栅极210上积累的等离子所带的电荷依次经所述第一掺杂区321、第一阱区301、第二掺杂区322、第三掺杂区323、第二阱区302到达所述第三阱区303，从而能够降低栅极310与所述第三阱区303之间的电压，从而能够抑制栅介质层311被击穿，进而改善所形成半导体结构性能。

此外，由于所述第一掺杂离子与所述第一阱离子导电类型相反，所述第二掺杂离子与所述第一阱离子导电类型相反，则所述第一掺杂区321、第一阱区301和第二掺杂区322形成npn结构或pnp结构的三极管。当对所述器件结构进行测试或所述器件结构处于工作状态时，无论所述栅极210电压大于或小于所述第三阱区303的电压，所述第一掺杂区321、第一阱区301和第二掺杂区322形成的npn结构或pnp结构中必定有一个pn结处于反向偏置，因此所述第一掺杂区321、第一阱区301和第二掺杂区322形成的npn结构或pnp结构处于截止状态，不容易使所述栅极310在所述第一掺杂区321、第一阱区301、第二掺杂区322、第三掺杂区323与第三阱区303之间形成通路，进而不容易半导体结构的性能。

本实施例中，所述第二掺杂离子的导电类型与所述第二阱离子的导电类型相反。在其他实施例中，所述第三掺杂区中第二掺杂离子的导电类型与所述第二阱离子的导电类型相同。

本实施例中，所述第一阱离子与所述衬底离子的导电类型相反。具体的，所述衬底离子为p型离子，则所述第一阱离子为n型离子，例如磷离子或砷离子。

由于所述第一掺杂离子与所述第一阱离子的导电类型相反，则所述第一掺杂离子为p型离子。

需要说明的是，所述第一阱离子与所述衬底离子的导电类型相反，所述第一掺杂离子与所述第一阱离子的导电类型相反，则所述第一掺杂区321、第一阱区301和衬底300构成pnp结构或npn结构(具体的，本实施例中为pnp结构)，当对所述器件结构进行测试或所述器件结构处于工作状态时，无论所述栅极310电压大于或小于所述第三阱区303的电压，所述第一掺杂区321、第一阱区301和衬底300构成的pnp结构或npn结构中均有一个pn结处于反向偏置，从而使第一掺杂区321、第一阱区301和衬底300构成的pnp结构或npn结构处于截止状态，不容易使所述栅极310通过所述第一掺杂区321、第一阱区301与衬底300形成通路，进而不容易影响半导体结构的性能。

图3至图6是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供衬底200。

所述衬底200包括器件区b、第一保护区a1、第二保护区a2以及位于所述第一保护区a1和器件区b之间的隔离区c，所述器件区b与所述第一保护区a1接触。

器件区b用于后续形成器件结构；所述第一保护区a1用于后续形成第一掺杂区和第二掺杂区；所述第二保护区a2用于后续形成第二掺杂区；所述隔离区c用于实现第一保护区a1与器件区b之间的隔离。

本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。

本实施例中，所述衬底200中具有衬底离子，所述衬底离子为p型离子，例如硼离子或bf^2-离子。在其他实施例中，所述衬底离子还可以为n型离子，例如砷离子或磷离子。

请参考图4，在所述衬底200中形成第一阱区201、第二阱区202、第三阱区203和第四阱区204，所述第四阱区204位于所述第三阱区203和第一阱区201之间，所述第三阱区203与所述第二阱区202接触，所述第一阱区201中具有第一阱离子；所述第二阱区202中具有第二阱离子；所述第三阱区203中具有第三阱离子，所述第三阱离子与第二阱离子的导电类型相同，所述第四阱区204中具有第四阱离子，所述第四阱离子与所述第三阱离子的导电类型相反。

所述第一阱区201位于所述第一保护区a1衬底200中；所述第二阱区202位于所述第二保护区a2衬底200中；所述第三阱区203位于所述器件区b衬底200中；所述第四阱区204位于所述隔离区c衬底200中。

所述第一阱离子与所述衬底离子的导电类型相反，则所述第一阱离子与所述第三阱离子的导电类型相反。

本实施例中，通过第一离子注入在所述衬底200中形成第二阱区202和第三阱区203；通过第二离子注入在所述衬底200中形成第一阱区201和第四阱区204。

具体的，本实施例中，形成第一阱区201、第二阱区202、第三阱区203和第四阱区204的步骤包括：在所述衬底200上形成第一掩膜层，所述第一掩膜层暴露出所述器件区b和第二保护区a2衬底200；以所述第一掩膜层为掩膜对所述衬底200进行第一离子注入，在所述第二保护区a2衬底200中形成第二阱区202，在所述器件区b衬底200中形成第三阱区203；所述第一离子注入之后，去除所述第一掩膜层；在所述衬底200上形成第二掩膜层，所述第二掩膜层暴露出所述隔离区c和第一保护区a1衬底200；以所述第二掩膜层为掩膜对所述衬底200进行第二离子注入，在所述第一保护区a1衬底200中形成第一阱区201，在所述隔离区c衬底200中形成第四阱区204；所述第二离子注入之后，去除所述第二掩膜层。

在其他实施例中，所述第一阱离子与所述第三阱离子的导电类型相同；通过第一离子注入在所述衬底中形成所述第一阱区、第二阱区和第三阱区；通过第二离子注入在所述衬底中形成第四阱区。具体的，形成所述第一阱区、第二阱区、第三阱区和第四阱区的步骤包括：在所述衬底上形成第一掩膜层，所述第一掩膜层暴露出所述器件区、第一保护区和第二保护区衬底；以所述第一掩膜层为掩膜对所述衬底进行第一离子注入，在所述第一保护区衬底中形成第一阱区，在所述第二保护区衬底中形成第二阱区，在所述器件区衬底中形成第三阱区；所述第一离子注入之后，去除所述第一掩膜层；在所述衬底上形成第二掩膜层，所述第二掩膜层暴露出所述隔离区衬底；以所述第二掩膜层为掩膜对所述衬底进行第二离子注入，在所述隔离区衬底中形成第四阱区；所述第二离子注入之后，去除所述第二掩膜层。

请参考图5，在所述第三阱区203上形成器件结构。

所述器件结构包括：位于所述器件区b衬底200上的栅介质层211；位于所述栅介质层211上的栅极210。

本实施例中，所述栅介质层211的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高k介质材料，如hfo2、la2o3、hfsion、hfalo2、zro2、al2o3或hfsio4。

本实施例中，所述栅极210的材料为多晶硅。在其他实施例中，所述栅极的材料还可以为金属，例如al、cu、ag、au、ni、ti、w、wn或wsi。

继续参考图5，在所述第一阱区201中形成第一掺杂区221和第二掺杂区222，所述第一掺杂区221和第二掺杂区222分立，所述第一掺杂区221和第二掺杂区222中具有第一掺杂离子，所述第一掺杂离子与所述第一阱离子导电类型相反，所述第一掺杂区a1与所述器件结构210电连接；在所述第二阱区202中形成第三掺杂区223，所述第三掺杂区223与所述第二掺杂区222电连接。

所述半导体结构还包括：位于所述栅极结构210两侧第三阱区203中的源漏掺杂区220。

所述源漏掺杂区220中具有源漏离子，所述源漏离子与所述第三阱离子的导电类型相反。

所述第三掺杂区223中具有第二掺杂离子。

具体的，本实施例中，所述源漏离子为n型离子。所述第二掺杂离子与所述源漏离子的导电类型相同。

本实施例中，所述第二掺杂离子与所述第二阱离子的导电类型相反。在其他实施例中，所述二掺杂离子与所述第二阱离子的导电类型还可以相同。

所述第一掺杂离子与所述源漏离子的导电类型相反。

形成所述第一掺杂区221和第二掺杂区222的步骤包括：在所述第一阱区201、第二阱区202、第三阱区230和第四阱区204上形成图形化的第一图形层，所述第一图形层暴露出部分所述第一阱区201；以所述第一图形层为掩膜进行第三离子注入，形成所述第一掺杂区221和第二掺杂区222。

形成所述第三掺杂区223和源漏掺杂区220的步骤包括：在在所述第一阱区201、第二阱区202、第三阱区230和第四阱区204上形成图形化的第二图形层，所述第二图形层暴露出部分所述第二阱区202和器件结构210两侧的第三阱区203；以所述第二图形层为掩膜进行第四离子注入，形成所述第三掺杂区223和源漏掺杂区220。

在其他实施例中，所述第一掺杂离子、第二掺杂离子和所述源漏离子的导电类型相同。形成所述第一掺杂区、第二掺杂区、第三掺杂区和源漏掺杂区的步骤包括：在所述第一阱区、第二阱区、第三阱区和第四阱区上形成图形化的图形层；以所述图形层为掩膜进行离子注入，形成所述第一掺杂区、第二掺杂区、第三掺杂区和源漏掺杂区。

由于所述第二阱离子与所述第三阱离子的导电类型相同，则所述第二阱离子为p型离子。

由于所述第四阱离子与所述第三阱离子的导电类型相反，则所述第四阱离子为n型离子。

当所述半导体结构处于等离子体环境中时，由于等离子体环境为高温环境，容易使所述第一掺杂区221与第一阱区201、第二掺杂区222与第一阱区201以及第三掺杂区223与第二阱区202之间的pn结成为低阻状态。所述栅极210上积累的等离子所带的电荷依次经所述第一掺杂区221、第二掺杂区222、第一阱区201、第二掺杂区222、第三掺杂区223、第二阱区202到达所述第三阱区203，从而能够降低栅极210与所述第三阱区203之间的电压，从而能够抑制栅介质层211被击穿，进而改善所形成半导体结构性能。

此外，由于所述第一掺杂离子与所述第一阱离子导电类型相反，则所述第一掺杂区221、第一阱区201和第二掺杂区222形成npn结构或pnp结构。当对所述器件结构进行测试或所述器件结构处于工作状态时，无论所述栅极210电压大于或小于所述第三阱区203的电压，所述第一掺杂区221、第一阱区201和第二掺杂区222形成的npn结构或pnp结构必定有一个pn结处于反向偏置，因此所述第一掺杂区221、第一阱区201和第二掺杂区222形成的npn结构或pnp结构处于截止状态，不容易使所述栅极210通过所述第一掺杂区221、第一阱区201、第二掺杂区222、第三掺杂区223与第三阱区203形成通路，进而不容易影响半导体结构的性能。

请参考图6，图6是沿图5中x方向的俯视图的后续步骤示意图，形成连接所述器件结构与所述第一掺杂区221的第一连接结构230；连接所述第二掺杂区222与所述第三掺杂区223的第二连接结构231。

本实施例中，所述第一连接结构包括：连接所述栅极210的栅极插塞；连接所述第一掺杂区221的第一插塞；连接所述栅极插塞和所述第一插塞的第一连接线。

所述第二连接结构包括：连接所述第二掺杂区222的第二插塞；连接所述第三掺杂区223的第三插塞；连接所述第二插塞与第三插塞的第二连接线。

形成所述第一连接结构230和第二连接结构231的步骤包括：在所述器件区b、第一保护区a1、第二保护区a2和隔离区c上形成介质层(图中未示出)；在所述介质层中形成连接所述栅极210的栅极插塞；在所述介质层中形成连接所述第一掺杂区221的第一插塞；在所述介质层中形成连接所述第二掺杂区222的第二插塞；在所述介质层中形成连接所述第三掺杂区223的第三插塞；在所述介质层上形成连接所述栅极插塞与第一插塞的第一连接线；在所述介质层上形成连接所述第二插塞与第三插塞的第二连接线。

本实施例中，所述栅极插塞、第一插塞、第二插塞、第三插塞、第一连接线和第二连接线的材料为铜。在其他实施例中，所述栅极插塞、第一插塞、第二插塞、第三插塞、第一连接线和第二连接线的材料还可以为铝或钨。

图7是本发明半导体结构另一实施例的结构示意图。

请参考图7，本实施例与图2所示的半导体结构的相同之处在此不多做赘述，不同之处，在于：所述第一阱离子与所述第三阱离子的导电类型相同。

所述源漏掺杂区420中的源漏离子为p型离子，则所述第三掺杂区421中的掺杂离子为p型离子。所述第三阱离子和第二阱离子为n型离子，则所述第四阱离子为p型离子。

所述第一阱离子与所述衬底离子的导电类型相反，所述第一阱离子为n型离子，则所述第四阱离子与所述第一阱离子的导电类型相反。

在其他实施例中，所述第一阱离子与所述第三阱离子的导电类型相同，所述源漏掺杂区中的源漏离子为n型离子，所述第三阱离子为p型离子，所述第一阱离子为p型离子，所述第四阱离子为n型离子，所述衬底离子为n型离子，所述第一掺杂离子为n型离子。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。