一种横向高压器件的制作方法

本发明属于半导体功率器件技术领域，具体涉及一种横向高压器件。

背景技术：

横向双扩散金属-氧化物-半导体场效应晶体管(lateraldouble-diffusedmetal-oxide-semiconductorfieldeffecttransistor，ldmosfet)作为功率集成电路(powerintegratedcircuit，pic)中的核心器件，具有易集成、驱动功率小、负温度系数等优点，多年来一直朝着高击穿电压(breakdownvoltage，bv)和低比导通电阻(specificon-resistance，ron,sp)的方向发展。较高的击穿电压需要器件具有较长的漂移区长度和较低的漂移区掺杂浓度，这导致器件具有较高的导通电阻。击穿电压和比导通电阻之间的这一矛盾关系，就是困扰业界的“硅极限”问题。

为了缓解这一矛盾，使器件同时具有高耐压与低比导通电阻，研究者在ldmos横向漂移区中引入了介质槽。介质槽可以承受大部分横向耐压的同时缩短器件横向尺寸，大幅度降低芯片的面积。但是传统的介质槽ldmos其比导通电阻仍然较大，未能进一步缓解耐压与比导通电阻的矛盾。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明提出了一种横向高压器件，目的在于保持器件高的击穿电压的同时降低器件比导通电阻。

为实现上述发明目的，本发明技术方案如下：

一种横向高压器件，包括：介质槽，介质槽的下方、左侧、右侧至少一个位置设有不同掺杂类型交替设置的掺杂条交叠结构，介质槽的上表面为介质层，体场板从器件上表面延伸到介质槽的内部，体场板临接多晶硅栅，多晶硅栅下方为栅下氧化层，源极接触电极和多晶硅栅通过介质层隔离，体场板和漏极接触电极通过介质层隔离，漏极接触电极下方是第二n型重掺杂区,源极接触电极下方是相邻的p型重掺杂区和第一n型重掺杂区，p型重掺杂区和第一n型重掺杂区位于p阱区的内部上方，介质层位于p阱区的上方，介质槽的两侧和底部分别设有第一n型掺杂条、第二n型掺杂条、第三n型掺杂条构成的导电通路，导电通路的两侧分别有第一p型掺杂条、第二p型掺杂条，导电通路的底部为p型衬底；如果掺杂条交叠结构在介质槽下方，则掺杂条交叠结构依次包括第三n型掺杂条、第三p型掺杂条、第六n型掺杂条；如果掺杂条交叠结构在介质槽右侧，则掺杂条交叠结构依次包括第二n型掺杂条、第二p型掺杂条、第七n型掺杂条，且所述n型掺杂条、p型掺杂条和n型掺杂条上表面与第二n型重掺杂区相接触；如果掺杂条交叠结构在介质槽左侧，则掺杂条交叠结构依次包括第一n型掺杂条、第一p型掺杂条、第五n型掺杂条，且掺杂条交叠结构和p阱区之间有第四n型掺杂条。

本发明总的技术方案，在漂移区中加入介质槽，介质槽承受横向耐压的同时减小器件的尺寸，降低器件比导通电阻，另一方面，漂移区内引入重掺杂n型掺杂条，为器件开态电子电流提供低阻导电通路，进一步降低器件导通电阻；在介质槽中引入体场板，辅助耗尽重掺杂n型掺杂条，提高器件耐压，还在漂移区内引入重掺杂p型掺杂条，关态时耗尽n型掺杂条的同时，形成一个额外的电场，从而提高器件的击穿电压。

作为优选方式，相邻的n型掺杂条、p型掺杂条为一组，所述交叠结构为组数大于2的多组n型掺杂条、p型掺杂条交替设置的交叠结构。

作为优选方式，所述器件是soi器件，对于soi器件来说衬底为n型硅或p型硅。

作为优选方式，p型衬底和导电通路之间有外延层，或者外延层设置于soi埋氧层和导电通路之间。

作为优选方式，多晶硅栅和栅下氧化层构成槽栅，此时源极接触电极和体场板临接。常规浅槽栅工艺更易实现然而其位于漂移区内部的边界拐点会引起一个电场峰值，容易导致器件提前击穿，耐压不如预期。

作为优选方式，所述多晶硅栅和栅下氧化层构成的槽栅延伸到p型衬底内部，此时源极接触电极和体场板临接。将槽栅做到衬底内部，将其边界拐点引到衬底中，消除提前击穿的可能。

作为优选方式，所述多晶硅栅和栅下氧化层构成的槽栅位于介质槽内部。

作为优选方式，将第二n型重掺杂区变为集电极p型重掺杂区，所述器件由ldmos器件变为ligbt器件。

作为优选方式，所述n型掺杂条与p型掺杂条宽度不相同。

作为优选方式，所述器件结构中各掺杂类型相应变为相反的掺杂，即p型掺杂变为n型掺杂的同时，n型掺杂变为p型掺杂。

本发明的有益效果为：通过在漂移区内引入介质槽，保持器件耐压的同时降低了器件表面面积，有效降低器件比导通电阻；在器件漂移区中引入层叠的重掺杂n条与重掺杂p条，为器件开态提供低阻导电通路，进一步降低器件比导通电阻，最终达到有效减小器件面积、降低导通电阻的目的。

附图说明

图1是传统横向介质槽高压器件结构示意图；

图2是本发明实施例1的掺杂条交叠结构在介质槽左侧的器件结构示意图；

图3是本发明实施例2的掺杂条交叠结构在介质槽右侧的器件结构示意图；

图4是本发明实施例3的掺杂条交叠结构在介质槽下方的器件结构示意图；

图5是本发明实施例4的掺杂条交叠结构在介质槽左侧和右侧的器件结构示意图；

图6是本发明实施例5的在介质槽左侧、右侧、下方都有掺杂条交叠结构的器件结构示意图；

图7是本发明实施例6的p型衬底和导电通路之间有外延层的器件结构示意图；

图8是本发明实施例7中浅槽栅结构的器件结构示意图；

图9是本发明实施例8中深槽栅结构的器件结构示意图；

图10是本发明实施例9中槽栅结构位于槽内的器件结构示意图；

图11是本发明实施例10的器件为ligbt的结构示意图；

图12是本发明实施例11的本发明置于soi基上、无外延层的结构示意图；

图13是本发明实施例12的本发明置于soi基上、有外延层的结构示意图

图14是本发明结构器件仿真结构示意图；

图15是本发明结构器件仿真的开态电流分布图；

图16是本发明结构器件仿真开态线性区电流图。

其中，1为p型衬底，2为介质槽，21为栅下氧化层，22为介质层，23为soi埋氧层，31为第一n型重掺杂区，32为第一n型掺杂条，33为第二n型掺杂条，34为第三n型掺杂条，35为第二n型重掺杂区，36为第四n型掺杂条，37为第五n型掺杂条，38为第六n型掺杂条，39为第七n型掺杂条，41为p型重掺杂区，42为p阱区，43为第一p型掺杂条，44为第二p型掺杂条，45为第三p型掺杂条，46为外延层，47为集电极p型重掺杂区，51为源极接触电极，52为多晶硅栅，53为体场板，54为漏极接触电极。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

本发明通过在漂移区中加入介质槽，介质槽承受横向耐压的同时减小器件的尺寸，降低器件比导通电阻，另一方面，漂移区内引入重掺杂n型掺杂条，为器件开态电子电流提供低阻导电通路，进一步降低器件导通电阻；在介质槽中引入体场板53，辅助耗尽重掺杂n型掺杂条，提高器件耐压，还在漂移区内引入重掺杂p型掺杂条，关态时耗尽n型掺杂条的同时，形成一个额外的电场，从而提高器件的击穿电压。

图15是本发明中一种横向高压器件开态电流分布图。如图可见，器件开态工作时，电流分布在两个由重掺杂n条提供的低阻导电通路中，使得表面积不变的情况下，电流能力增强，即器件的导通电阻降低。图16是本发明结构器件仿真开态线性区电流图。通过medici二维器件仿真，本发明的一种示例结构其线性区导通电阻相比传统结构降低了27％；传统结构在耐压627v下，其比导通电阻高达38mω·cm²，而本发明的一种示例结构的耐压在620v时，比导通电阻只有26mω·cm²。本发明在获得高的击穿电压的同时，大大降低了导通电阻。

实施例1

如图2所示，一种横向高压器件，包括：介质槽2，介质槽2左侧设有不同掺杂类型交替设置的掺杂条交叠结构，掺杂条交叠结构依次包括第一n型掺杂条32、第一p型掺杂条43、第五n型掺杂条37，且掺杂条交叠结构和p阱区42之间有第四n型掺杂条36。介质槽2的上表面为介质层22，体场板53从器件上表面延伸到介质槽2的内部，体场板53临接多晶硅栅52，多晶硅栅52下方为栅下氧化层21，源极接触电极51和多晶硅栅52通过介质层22隔离，体场板53和漏极接触电极54通过介质层22隔离，漏极接触电极54下方是第二n型重掺杂区35,源极接触电极51下方是相邻的p型重掺杂区41和第一n型重掺杂区31，p型重掺杂区41和第一n型重掺杂区31位于p阱区42的内部上方，介质层21位于p阱区42的上方，介质槽2的两侧和底部分别设有第一n型掺杂条32、第二n型掺杂条33、第三n型掺杂条34构成的导电通路，导电通路的两侧分别有第一p型掺杂条43、第二p型掺杂条44，导电通路的底部为p型衬底1。

相邻的n型掺杂条、p型掺杂条为一组，所述交叠结构为组数大于2的多组n型掺杂条、p型掺杂条交替设置的交叠结构。

具体的，所述p型掺杂条与n型掺杂条，其排列的顺序与位置可以互换。例如可以为n–p–n–p……，也可为p–n–p–n……排列。

具体的，所述n型掺杂条与p型掺杂条宽度可以不相同。

具体的，所述器件结构中各掺杂类型相应变为相反的掺杂，即p型掺杂变为n型掺杂的同时，n型掺杂变为p型掺杂。

实施例2

如图3所示，本发明和实施例1基本相同，差别在于：掺杂条交叠结构位于介质槽2右侧。掺杂条交叠结构在介质槽2右侧时，掺杂条交叠结构依次包括第二n型掺杂条33、第二p型掺杂条44、第七n型掺杂条39，且所述n型掺杂条33、p型掺杂条44和n型掺杂条39上表面与第二n型重掺杂区35相接触。

实施例3

如图4所示，本发明和实施例1基本相同，差别在于：掺杂条交叠结构位于介质槽2下方。掺杂条交叠结构在介质槽2下方时，掺杂条交叠结构依次包括第三n型掺杂条34、第三p型掺杂条45、第六n型掺杂条38。

实施例4

如图5所示，本发明和实施例1基本相同，差别在于：掺杂条交叠结构位于介质槽2左侧和介质槽2右侧。

介质槽2右侧的掺杂条交叠结构依次包括第二n型掺杂条33、第二p型掺杂条44、第七n型掺杂条39，且所述n型掺杂条33、p型掺杂条44和n型掺杂条39上表面与第二n型重掺杂区35相接触；介质槽2左侧的掺杂条交叠结构依次包括第一n型掺杂条32、第一p型掺杂条43、第五n型掺杂条37，且掺杂条交叠结构和p阱区42之间有第四n型掺杂条36。

实施例5

如图6所示，本发明和实施例1基本相同，差别在于：介质槽2下方、左侧、右侧都有掺杂条交叠结构；

介质槽2下方的掺杂条交叠结构依次包括第三n型掺杂条34、第三p型掺杂条45、第六n型掺杂条38；

介质槽2右侧的掺杂条交叠结构依次包括第二n型掺杂条33、第二p型掺杂条44、第七n型掺杂条39，且所述n型掺杂条33、p型掺杂条44和n型掺杂条39上表面与第二n型重掺杂区35相接触；

介质槽2左侧的掺杂条交叠结构依次包括第一n型掺杂条32、第一p型掺杂条43、第五n型掺杂条37，且掺杂条交叠结构和p阱区42之间有第四n型掺杂条36。

实施例6

如图7所示，本发明和实施例5基本相同，介质槽2下方、左侧、右侧都有掺杂条交叠结构；差别在于：p型衬底1和导电通路之间有外延层46。

实施例7

如图8所示，本发明和实施例5基本相同，介质槽2下方、左侧、右侧都有掺杂条交叠结构；差别在于：多晶硅栅52和栅下氧化层21构成槽栅，此时源极接触电极51和体场板53临接。

实施例8

如图9所示，本发明和实施例7基本相同，差别在于：所述多晶硅栅52和栅下氧化层21构成的槽栅延伸到p型衬底1内部，此时源极接触电极51和体场板53临接。

实施例9

如图10所示，本发明和实施例7基本相同，差别在于：所述多晶硅栅52和栅下氧化层21构成的槽栅位于介质槽2内部。

实施例10

如图11所示，本发明和实施例5基本相同，差别在于：将第二n型重掺杂区35变为集电极p型重掺杂区47，所述器件由ldmos器件变为ligbt器件。

实施例11

如图12所示，本发明和实施例5基本相同，差别在于：本发明结构置于soi基上，介质槽2下方的掺杂条交叠结构的下方是soi埋氧层23，对于soi器件来说衬底1为n型硅或p型硅。

实施例12

如图13所示，本发明和实施例11基本相同，差别在于：本发明结构置于soi基上介质槽2下方的掺杂条交叠结构的下方为外延层46，外延层46设置于soi埋氧层23和导电通路之间。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。