一种双重载流子存储增强的IGBT的制作方法

本发明属于半导体器件，特别是半导体功率器件。

背景技术：

半导体功率器件通常要有高的击穿电压、低的导通电压（或导通电阻）、快的开关速度和高的可靠性。绝缘栅双极型晶体管（insulatedgatebipolartransistor，igbt）引入了少数载流子参与导电，使得在较高耐压下仍看获得较低的导通电压。另外，igbt还具有电流饱和能力，因而具有较高的可靠性。当然，引入少数载流子之后，这不可避免地会降低开关速度（即增加关断功耗）。通常，igbt的关断功耗与导通电压之间存在折中关系。

为了改善igbt的关断功耗与导通电压之间的折中关系，igbt的集电区-漂移区结构经历了从穿通型（punchthrough，pt）到非穿通型（nonpunchthrough，npt），再到电场截止型（fieldstop，fs）或软穿通型（softpunchthrough，spt）的过程；igbt的栅极结构经历了从平面栅到槽栅的过程；igbt的发射区结构也出现了发射极端载流子浓度增强技术，其中典型的代表有三菱电机的cstbt（carrierstoredtrenchbipolartransistor）和东芝的iegt（injectionenhancedgatetransistor）等。

以n沟道igbt为例，cstbt与传统槽栅igbt的主要区别在于，在n型漂移区顶部与p型基区底部之间增加了一个掺杂浓度较高的n型载流子存储区（n-typecarriersstoredregion，本专利中简称n-cs区），这样可以抑制空穴进入p型基区从而提高n型漂移区顶部的载流子浓度，改善关断功耗与导通电压之间的折中关系。一般而言，n型载流子存储区的掺杂剂量提高，载流子浓度存储效果可以增强，但同时击穿电压也会降低。这说明，在cstbt中，载流子浓度存储效果与击穿电压存在矛盾关系。

技术实现要素：

本发明的目的在于提供一种绝缘栅双极型晶体管器件，提出一种新的发射极端载流子浓度增强技术，该技术可以在不增加n-cs区的掺杂剂量（不降低击穿电压）的条件下进一步增强少数载流子在漂移区顶部的存储效果。

本发明提供一种绝缘栅双极型晶体管器件，其元胞结构包括：第二导电类型的集电区10，在所述集电区10之上并与所述集电区10相接触的轻掺杂的第一导电类型的漂移区21，在所述漂移区21之上并与所述漂移区21相接触的第一导电类型的载流子存储区22，在所述载流子存储区22之上并与所述载流子存储区22相接触的第二导电类型的基区30，与所述基区30至少有部分接触的重掺杂的第一导电类型的发射区41，与所述发射区41、所述基区30、所述载流子存储区22以及所述漂移区21均接触的栅极结构（由50和90构成），覆盖于所述集电区10的导体1形成的集电极c，覆盖于与所述发射区41的导体2形成的发射极e，覆盖于所述栅极结构（由50和90构成）的导体3形成的栅极g，其特征在于：

所述漂移区21与所述集电区10可以是直接接触，也可以是通过一个第一导电类型的缓冲区20间接接触；

所述发射区41与所述基区30可以是直接接触，也可以是通过一个第一导电类型的连接区42间接接触；

所述栅极结构（由50和90构成）包括至少一个绝缘介质层90和至少一个导体区50，所述绝缘介质层90的一面与所述发射区41、所述基区30、所述载流子存储区22以及所述漂移区21均直接接触；所述绝缘介质层90的另一面与所述导体区50的一面直接接触，所述导体区50的另一面与所述栅极导体3直接接触；所述绝缘介质层90是由绝缘介质材料构成；所述导体区50是由重掺杂的多晶半导体材料或/和金属材料或/和其它导体材料构成；

所述漂移区21、所述集电区10、所述基区30、所述载流子存储区22、所述缓冲区20以及所述连接区42是由第一种半导体材料构成；所述发射区41是由第二种半导体材料构成；所述第二种半导体材料的禁带宽度高于所述第一种半导体材料的禁带宽度；

所述基区30与所述发射极e之间通过一个二极管100或两个同向串联的二极管101或两个以上同向串联的二极管102相连；所述基区30与发射极e之间的二极管的正向导通电流方向和所述基区30与所述发射区41构成的异质结的正向导通电流方向相同；所述基区30与所述发射区41构成的异质结的正向导通电压大于所述基区30与发射极e之间的二极管通路的正向导通电压；

所述第一导电类型为n型时，所述的第二导电类型为p型，所述基区30与发射极e之间的二极管的正向导通电流方向和所述基区30与所述发射区41构成的异质结的正向电流导通方向都是从所述基区30流向所述发射极e；所述第一导电类型为p型时，所述的第二导电类型为n型，所述基区30与发射极e之间的二极管的正向导通电流方向和所述基区30与所述发射区41构成的异质结的正向导通电流方向都是从所述发射极e流向所述基区30。

进一步，所述的栅极结构（由50和90构成）可以是平面栅结构，也可以是槽栅结构；

当所述栅极结构（由50和90构成）是槽栅结构时，所述槽栅（由50和90构成）底部与漂移区21之间通过一个重掺杂的第二导电类型的岛区11相接触；所述岛区11可以是浮空区，也可以通过导体与所述基区30或所述发射极e相连；

所述第一种半导体材料是si时，所述第二种半导体材料可以是sic、gan、sicn、金刚石、gaas等具有比si更高禁带宽度的半导体材料；所述的第一种半导体材料是ge时，所述第二种半导体材料可以是si、sic、gan、sicn、金刚石、gaas等具有比ge更高禁带宽度的半导体材料；所述第一种半导体材料是gaas时，所述第二种半导体材料可以是sic、gan、sicn、金刚石等具有比gaas更高禁带宽度的半导体材料；所述第二种半导体材料可以是单晶材料、多晶材料或非晶材料。

进一步，所述绝缘栅双极型晶体管器件的元胞形状可以是条形、六角形、圆形、矩形等形状；

所述基区30与发射极e之间的二极管可以是集成在芯片内部的二极管，也可以是外接的二极管；所述基区30与发射极e之间的二极管可以是pn二极管，可以是肖特基二极管，也可以是pn-肖特基复合型二极管；所述集成在芯片内部的二极管可以制作在元胞区，也可以制作在元胞区之外的区域；

所述制作在元胞区的二极管可以是制作在所述基区30中，也可以是制作在一个通过绝缘介质90与其它半导体区相隔离的多晶半导体区70中，还可以是制作在一个通过栅极结构（由50和90构成）与所述基区30以及所述发射区41相隔离的第二导电类型的半导体区80中。

进一步，所述基区30与发射极e之间的二极管是制作在一个多晶半导体区（51和52、53和54、55和56、57和58）中的肖特基二极管，所述多晶半导体区（51和52、53和54、55和56、57和58）由第一种半导体材料构成；

所述多晶半导体区（51和52、53和54、55和56、57和58）通过一个绝缘介质层91与其它半导体区相隔离；所述多晶半导体区（51和52、53和54、55和56、57和58）可以是深入所述基区30或/和所述发射区41或/和所述载流子存储区22或/和所述漂移区21体内的槽型结构，也可以是位于所述基区30或/和所述发射区41或/和所述漂移区21表面的平面型结构；所述多晶半导体区（51和52、53和54、55和56、57和58）可以是第一导电类型的多晶半导体区，也可以是第二导电类型的多晶半导体区；

所述多晶半导体区是第一导电类型的多晶半导体区时，所述第一导电类型的多晶半导体区（51和52、55和56）中包含至少一个较重掺杂的第一导电类型的多晶半导体区（51、55）和至少一个轻掺杂的第一导电类型的多晶半导体区（52、56），所述较重掺杂的第一导电类型的多晶半导体区（51、55）至少部分与所述轻掺杂的第一导电类型的多晶半导体区（52、56）直接接触；所述较重掺杂的第一导电类型的多晶半导体区（51、55）上覆盖有一个导体（61、65）形成具有欧姆接触的电极，所述较重掺杂的第一导电类型的多晶半导体区上具有欧姆接触的电极（61、65）是所述多晶半导体区中的肖特基二极管的第一导电电极；所述轻掺杂的第一导电类型的多晶半导体区（52、56）上覆盖有一个导体（62、66）形成具有肖特基接触的电极，所述轻掺杂的第一导电类型的多晶半导体区上具有肖特基接触的电极（62、66）是所述多晶半导体区中的肖特基二极管的第二导电电极；

所述多晶半导体区是第二导电类型的多晶半导体区时，所述第二导电类型的多晶半导体区（53和54、57和58）中包含至少一个较重掺杂的第二导电类型的多晶半导体区（54、58）和至少一个轻掺杂的第二导电类型的多晶半导体区（53、57），所述较重掺杂的第二导电类型的多晶半导体区（54、58）至少部分与所述轻掺杂的第二导电类型的多晶半导体区（53、57）直接接触；所述较重掺杂的第二导电类型的多晶半导体区（54、58）上覆盖有一个导体（64、68）形成具有欧姆接触的电极，所述较重掺杂的第二导电类型的多晶半导体区上具有欧姆接触的电极（64、68）是所述多晶半导体区中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的多晶半导体区（53、57）上覆盖有一个导体（63、67）形成具有肖特基接触的电极，所述轻掺杂的第二导电类型的多晶半导体区上具有肖特基接触的电极（63、67）是所述多晶半导体区中的肖特基二极管的第一导电电极；

所述基区30上覆盖有一个导体4形成具有欧姆接触的基极b，所述基极b通过导线与所述多晶半导体区中的肖特基二极管的第二导电电极（62、64、66、68）相连接，所述发射极e通过导线与所述多晶半导体区中的肖特基二极管的第一导电电极（61、63、65、67）相连接。

进一步，所述基区30与发射极e之间的二极管是制作在一个多晶半导体区（71和72、73和74、75和76）中的pn二极管，所述多晶半导体区（71和72、73和74、75和76）由第一种半导体材料构成；

所述多晶半导体区（71和72、73和74、75和76）通过一个绝缘介质层（91、92）与其它半导体区相隔离；所述多晶半导体区（1和72、73和74、75和76）7可以是深入所述基区30或/和所述发射区41或/和所述载流子存储区22或/和所述漂移区21体内的槽型结构，也可以是位于所述基区30或/和所述发射区41或/和所述漂移区21表面的平面型结构；所述多晶半导体区（71和72、73和74、75和76）中包含至少一个第一导电类型的多晶半导体区（71、73、75）和至少一个第二导电类型的多晶半导体区（72、74、76），所述第一导电类型的多晶半导体区（71、73、75）至少有部分与所述第二导电类型的多晶半导体区（72、74、76）直接接触；

所述第一导电类型的多晶半导体区（71、73、75）上覆盖有一个导体（81、83、85）形成具有欧姆接触的电极，所述第一导电类型的多晶半导体区上具有欧姆接触的电极（81、83、85）是所述多晶半导体区中的pn二极管的第一导电电极；所述第二导电类型的多晶半导体区（72、74、76）上覆盖有一个导体（82、84、86）形成具有欧姆接触的电极，所述第二导电类型的多晶半导体区上具有欧姆接触的电极（82、84、86）是所述多晶半导体区中的pn二极管的第二导电电极；

所述基区30上覆盖有一个导体4形成具有欧姆接触的基极b，所述基极b通过导线与所述多晶半导体区中的pn二极管的第二导电电极（82、84、86）相连接，所述发射极e通过导线与所述多晶半导体区中的pn二极管的第一导电电极（81、83、85）相连接。

进一步，所述基区30与发射极e之间的二极管是制作在所述基区30中的肖特基二极管；所述基区30上覆盖有一个导体5形成具有肖特基接触的基极b，所述基区上具有肖特基接触的基极b是所述基区中的肖特基二极管的第一导电电极；所述基极b通过导线与所述发射极e相连接。

进一步，所述基区30与发射极e之间的二极管是制作在所述基区30中的pn二极管；所述基区30中含有至少一个轻掺杂的第一导电类型的半导体59区，所述基区30至少有部分与所述轻掺杂的第一导电类型的半导体区59直接接触；所述基区中的轻掺杂的第一导电类型的半导体区59是由第一种半导体材料构成；所述基区中的轻掺杂的第一导电类型的半导体区59上覆盖有一个导体60形成具有肖特基接触或欧姆接触的基极b，所述基极b是所述基区中的pn二极管的第一导电电极；所述基极b通过导线与所述发射极e相连接。

进一步，所述基区30与发射极e之间的二极管是制作在一个第二导电类型的半导体区31中的肖特基二极管，所述第二导电类型的半导体区31由第一种半导体材料构成；

所述第二导电类型的半导体区31与所述漂移区21或所述载流子存储区22接触并且通过一个槽型栅极结构（由50和90构成）与所述基区30以及所述发射区41相隔离；所述第二导电类型的半导体区31中含有至少一个轻掺杂的第二导电类型的半导体区32，所述第二导电类型的半导体区31至少有部分与所述轻掺杂的第二导电类型的半导体区32直接接触；

所述轻掺杂的第二导电类型的半导体区32上覆盖有一个导体6形成具有肖特基接触的电极，所述轻掺杂的第二导电类型的半导体区上具有肖特基接触的电极6是所述第二导电类型的半导体区中的肖特基二极管的第一导电电极；所述第二导电类型的半导体区31上覆盖有一个导体7形成具有欧姆接触的电极，所述第二导电类型的半导体区上具有欧姆接触的电极7是所述第二导电类型的半导体区中的肖特基二极管的第二导电电极；

所述基区30上覆盖有一个导体4形成具有欧姆接触的基极b；所述基极b通过导线与所述第二导电类型的半导体区中的肖特基二极管的第二导电电极7相连接，所述发射极e通过导线与所述第二导电类型的半导体区中的肖特基二极管的第一导电电极6相连。

进一步，所述基区30与发射极e之间的二极管是制作在一个第二导电类型的半导体区33中的pn二极管，所述第二导电类型的半导体区33由第一种半导体材料构成；

所述第二导电类型的半导体区33与所述漂移区21或所述载流子存储区22接触并且通过一个槽型栅极结构（由50和90构成）与所述基区30以及所述发射区41相隔离；所述第二导电类型的半导体区33至少有部分与一个轻掺杂的第一导电类型的半导体区43直接接触；

所述轻掺杂的第一导电类型的半导体区43上覆盖有一个导体8形成具有肖特基接触或欧姆接触的电极，所述轻掺杂的第一导电类型的半导体区上具有肖特基接触或欧姆接触的电极8是所述第二导电类型的半导体区中的pn二极管的第一导电电极；所述第二导电类型的半导体区33上覆盖有一个导体9形成具有欧姆接触的电极，所述第二导电类型的半导体区上具有欧姆接触的电极9是所述第二导电类型的半导体区中的pn二极管的第二导电电极；

所述基区30上覆盖有一个导体4形成具有欧姆接触的基极b；所述基极b通过导线与所述第二导电类型的半导体区中的pn二极管的第二导电电极9相连接，所述发射极e通过导线与所述第二导电类型的半导体区中的pn二极管的第一导电电极8相连。

进一步，所述基区30与发射极e之间有两个或两个以上同向串联的二极管；所述两个或两个以上同向串联的二极管是由所述制作在基区30中的肖特基二极管或pn二极管、所述制作在多晶半导体区（51和52、53和54、55和56、57和58、71和72、73和74、75和76）中的肖特基二极管或pn二极管、所述制作在一个第二导电类型的半导体区（32、33）中的肖特基二极管或pn二极管中的至少一种二极管组成。

附图说明

图1(a):传统npt型槽栅igbt结构示意图；

图1(b):pt或fs型cstbt结构示意图；

图2:本发明的一种npt型槽栅igbt，其基区与发射极之间有一个二极管；

图3:本发明的一种pt或fs型槽栅igbt，其基区与发射极之间有一个二极管；

图4(a):本发明的又一种npt型槽栅igbt，其基区与发射极之间有两个同向串联的二极管；

图4(b):本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间有两个同向串联的二极管；

图5(a):本发明的又一种npt型槽栅igbt，其基区与发射极之间有两个以上同向串联的二极管；

图5(b):本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间有两个以上同向串联的二极管；

图6(a):本发明的又一种npt型槽栅igbt，其基区与发射区之间有一个连接区；

图6(b):本发明的又一种pt或fs型槽栅igbt，其基区与发射区之间有一个连接区；

图7(a):本发明的又一种npt型槽栅igbt，其槽栅底部有一个岛区；

图7(b):本发明的又一种pt或fs型槽栅igbt，其槽栅底部有一个岛区；

图8:本发明的槽栅igbt的一种条形元胞的三维结构；

图9:本发明的槽栅igbt的一种矩形元胞的三维结构，其基区包围栅极结构；

图10:本发明的槽栅igbt的又一种矩形元胞的三维结构，其栅极结构包围基区；

图11:本发明的槽栅igbt中用于制作二极管的区域在条形元胞中的一种位置，其制作二极管的区域是一个通过栅极结构与基区相隔离的p区；

图12:本发明的槽栅igbt中用于制作二极管的区域在矩形元胞中的一种位置，其制作二极管的区域是一个通过绝缘介质层与其它区域相隔离的poly区；

图13:本发明的槽栅igbt中用于制作二极管的区域在矩形元胞中的又一种位置，其制作二极管的区域是一个通过绝缘介质层与基区相隔离的p区；

图14(a):本发明的槽栅igbt的元胞形状示意图，其中采用的是条形元胞；

图14(b):本发明的槽栅igbt的元胞形状示意图，其中采用的是条形元胞，并有至少一个通过绝缘介质层与其它区域相隔离的poly区用于制作二极管；

图14(c):本发明的槽栅igbt的元胞形状示意图，其中采用的是条形元胞，并有至少一个通过栅极结构与基区相隔离的p区用于制作二极管；

图15(a):本发明的槽栅igbt的元胞形状示意图，其中采用的是基区包围栅极结构的六角形元胞；

图15(b):本发明的槽栅igbt的元胞形状示意图，其中采用的是基区包围栅极结构的六角形元胞，并有至少一个通过绝缘介质层与其它区域相隔离的poly区用于制作二极管；

图16(a):本发明的槽栅igbt的元胞形状示意图，其中采用的是栅极结构包围基区的六角形元胞；

图16(b):本发明的槽栅igbt的元胞形状示意图，其中采用的是栅极结构包围基区的六角形元胞，并有至少一个通过栅极结构与基区相隔离的p区用于制作二极管；

图17(a):本发明的槽栅igbt的元胞形状示意图，其中采用的是基区包围圆形栅极结构的六角形元胞；

图17(b):本发明的槽栅igbt的元胞形状示意图，其中采用的是基区包围圆形栅极结构的六角形元胞，并有至少一个通过绝缘介质层与其它区域相隔离的poly区用于制作二极管；

图18(a):本发明的槽栅igbt的元胞形状示意图，其中采用的是基区包围栅极结构的矩形元胞；

图18(b):本发明的槽栅igbt的元胞形状示意图，其中采用的是基区包围栅极结构的矩形元胞，并有至少一个通过绝缘介质层与其它区域相隔离的poly区用于制作二极管；

图19(a):本发明的槽栅igbt的元胞形状示意图，其中采用的是栅极结构包围基区的矩形元胞；

图19(b):本发明的槽栅igbt的元胞形状示意图，其中采用的是栅极结构包围基区的矩形元胞，并有至少一个通过栅极结构与基区相隔离的p区用于制作二极管；

图20:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个槽型n-poly区中的肖特基二极管；

图21:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个槽型p-poly区中的肖特基二极管；

图22(a):根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个平面型n-poly区中的肖特基二极管；

图22(b):根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个平面型p-poly区中的肖特基二极管；

图23:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个槽型n-poly区中的pn二极管；

图24:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个槽型p-poly区中的pn二极管；

图25:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个平面型poly区中的pn二极管；

图26(a):根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在基区中的肖特基二极管；

图26(b):根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在基区中的pn二极管；

图27:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个被槽栅隔离的p区中的肖特基二极管；

图28:根据图3，本发明的又一种pt或fs型槽栅igbt，其基区与发射极之间的二极管是制作在一个被槽栅隔离的p区中的pn二极管；

图29:根据图4(b)，本发明的又一种pt或fs型槽栅igbt，与基区相连的二极管是制作在基区中的肖特基二极管，与发射极相连的二极管是制作在一个槽型poly区中的肖特基二极管；

图30:根据图4(b)，本发明的又一种pt或fs型槽栅igbt，与基区相连的二极管是制作在基区中的肖特基二极管，与发射极相连的二极管是制作在一个槽型poly区中的pn二极管；

图31(a):根据图4(b)，本发明的又一种pt或fs型槽栅igbt，与基区相连的二极管是制作在基区中的肖特基二极管，与发射极相连的二极管是制作在一个平面型poly区中的肖特基二极管；

图31(b):根据图4(b)，本发明的又一种pt或fs型槽栅igbt，与基区相连的二极管是制作在基区中的肖特基二极管，与发射极相连的二极管是制作在一个平面型poly区中的pn二极管；

图32:根据图4(b)，本发明的又一种pt或fs型槽栅igbt，与基区相连的二极管是制作在基区中的肖特基二极管，与发射极相连的二极管是制作在一个与被槽栅隔离的p区中的肖特基二极管；

图33:图4(b)中本发明的fs型槽栅igbt和图1(b)中cstbt以及传统fs型槽栅igbt的i-v特性曲线和体内的空穴浓度分布。

具体实施方式

在下面结合附图对本发明进行详细的描述。

图1(a)给出的是传统npt（nonpunchthrough，非穿通）型槽栅igbt结构示意图，图1(b)给出的是pt（punchthrough，穿通）或fs（fieldstop，场截止）型cstbt结构示意图，其中fs型也称为spt（softpunchtrough，软穿通）型或lpt（lightpunchthrough，弱穿通）型。通常，按集电区-漂移区结构可以分为npt型、pt型和fs型。在最高耐压下，npt型igbt的漂移区（n-区21）通常并不全部耗尽，而pt型或fs型igbt的漂移区（n-区21）通常全部耗尽。pt型igbt与fs型igbt的主要区别在于两者的制造工艺有所不同，pt型igbt的制造是在以集电区（p区10）为衬底材料的基础上外延缓冲区（n区20），然后再外延漂移区（n-区21），而fs型igbt是在以漂移区（n-区21）为衬底材料的基础上分别用离子注入掺杂工艺形成缓冲区（n区20）和集电区（p区10）。从制造工艺的不同容易知道，pt型的集电区（p区10）和缓冲区（n区20）通常会分别比fs型的集电区（p区10）和缓冲区（n区20）更厚，掺杂剂量也会更高。

在图1(a)中，当igbt正向导通时，基区（p-base区30）与漂移区（n-区21）形成的pn结为反偏，因而漂移区（n-区21）中少数载流子在靠近基区（p-base区30）附近的载流子浓度比较低，这一部分区域上会有较大的电压降。在图1(b)中，载流子存储区（n-cs区22）的掺杂浓度高于漂移区（n-区21）的掺杂浓度高，载流子存储区（n-cs区22）起到抑制空穴进入基区（p-base区30）的作用，因而漂移区（n-区21）中的少数载流子在靠近基区（p-base区30）附近的浓度得以提高，即载流子存储效果增强。

本发明的主要目的是在cstbt（图1(b)）基础上进一步提高少数载流子在靠近基区（p-base区30）附近的存储效果，从而降低igbt的导通压降。

本发明的技术特征主要体现在发射区（n⁺区41）这一侧，本发明的技术适用于npt型、pt型和fs型igbt中的任何一种。

在图2中，发射区（n⁺区41）采用的是具有比其它半导体区更高禁带宽度的半导体材料。如果其它半导体区采用的是si材料，则发射区（n⁺区41）可以采用sic（3c-sic、4h-sic、6h-sic等）、gan、sicn、金刚石、gaas等禁带宽度比si更高的半导体材料，发射区（n⁺区41）可以是单晶、多晶或非晶材料。发射区（n⁺区41）与基区（p-base区30）形成的异质pn结的正向导通电压高于sipn结的正向导通电压（约为0.7v）和si肖特基结的正向导通电压（通常小于0.7v）。在发射极（e）与基区（p-base区30）之间通过一个二极管100连接，二极管100可以集成与芯片内部，也可以外接，可以是pn二极管、肖特基二极管、pn-肖特基复合型二极管（例如junctionbarrierschottky二极管、mergedpinschottky二极管）。对于si二极管而言，导通电压约0.7v或小于0.7v。在二极管100导通时，发射区（n⁺区41）与基区（p-base区30）形成的异质pn结通常不会导通，因而电子电流仍受栅极g的控制。在正向导通时，电子电流是从发射极e进入发射区（n⁺区41），经过由栅极g控制的沟道进入载流子存储区（n-cs区22）和漂移区（n-区21），再进入集电区（p区10）流向集电极c；空穴是从集电极c进入集电区（p区10），再进入漂移区（n-区21）和载流子存储区（n-cs区22），被基区（p-base区30）收集并通过二极管100流向发射极e。在正向导通时，发射极e的电位为0v，如果二极管100的正向导通电压是0.7v，则基区（p-base区30）的电位是0.7v；如果沟道上的压降是0.1v，则载流子存储区（n-cs区22）的电位是0.1v。这时，基区（p-base区30）和载流子存储区（n-cs区22）形成的pn结有0.6v的正向压降，空穴进入基区（p-base区30）变得更不容易，空穴在漂移区（n-区21）顶部的存储效果也会变得更明显，导通压降也会降低。

在图3中，与图2的结构的主要区别在于，集电区（p区10）和漂移区（n-区21）之间有一个缓冲区（n区20）。

在图4(a)中，与图2的结构的主要区别在于，在发射极e与基区（p-base区30）之间通过两个同向串联的二极管101连接。

在图4(b)中，与图4(a)的结构的主要区别在于，集电区（p区10）和漂移区（n-区21）之间有一个缓冲区（n区20）。

在图5(a)中，与图2的结构的主要区别在于，在发射极e与基区（p-base区30）之间通过两个以上同向串联的二极管102连接。

在图5(b)中，与图5(a)的结构的主要区别在于，集电区（p区10）和漂移区（n-区21）之间还可以有一个缓冲区（n区20）。

在图6(a)中，与图2的结构的主要区别在于，在发射区（n⁺区41）与基区（p-base区30）之间还有一个连接区（n区42）。

在图6(b)中，与图6(a)的结构的主要区别在于，集电区（p区10）和漂移区（n-区21）之间还可以有一个缓冲区（n区20）。

在图7(a)中，与图2的结构的主要区别在于，在槽栅结构（由50和90构成）底部有一个岛区（p区11），其中岛区（p区11）可以是浮空区，也可以在垂直于纸面方向上的某一处或某几处通过导体与基区（p-base区30）或发射极（e）相连。岛区（p区11）主要的作用是可以避免槽栅结构（由50和90构成）的底角处的电场集中效应。

在图7(b)中，与图7(a)的结构的主要区别在于，集电区（p区10）和漂移区（n-区21）之间有一个缓冲区（n区20）。

图8-10分别给出的是条形元胞、基区（p-base区30）包围栅极结构（由50和90构成）的矩形元胞和栅极结构（由50和90构成）包围基区（p-base区30）矩形元胞的三维结构示意图。

图11给出的是条形元胞的三维结构示意图，其中含有至少一个通过栅极结构（由50和90构成）与基区（p-base区30）相隔离的p区80可以用于制作二极管。

图12给出的是基区（p-base区30）包围栅极结构（由50和90构成）的矩形元胞的三维结构示意图，其中含有至少一个通过绝缘层介质90与其它区域相隔离的多晶半导体区70可以用于制作二极管。

图13给出的是栅极结构（由50和90构成）包围基区（p-base区30）的矩形元胞的三维结构示意图，其中含有至少一个通过栅极结构（由50和90构成）与基区（p-base区30）相隔离的p区80可以用于制作二极管。

图14(a)给出的是条形元胞的俯视图，即图8的俯视图；在图14(b)中，与图14(a)的结构的主要区别在于，至少有一个通过绝缘层介质90与其它区域相隔离的多晶半导体区70中可以用于制作二极管；在图14(c)中，与图14(a)的结构的主要区别在于，至少有一个通过栅极结构（由50和90构成）与基区（p-base区30）相隔离的p区80可以用于制作二极管。

图15(a)给出的是基区（p-base区30）包围栅极结构（由50和90构成）的六角形元胞的俯视图；在图15(b)中，与图15(a)的结构的主要区别在于，至少有一个通过绝缘层介质90与其它区域相隔离的多晶半导体区70中可以用于制作二极管。

图16(a)给出的是栅极结构（由50和90构成）包围基区（p-base区30）的六角形元胞的俯视图；在图16(b)中，与图16(a)的结构的主要区别在于，至少有一个通过栅极结构（由50和90构成）与基区（p-base区30）相隔离的p区80可以用于制作二极管。

在图17(a)中，与图16(a)的结构的主要区别在于，栅极结构（由50和90构成）和发射区（n⁺区41）是圆形结构；在图17(b)中，与图17(a)的结构的主要区别在于，至少有一个通过绝缘层介质90与其它区域相隔离的多晶半导体区70中可以用于制作二极管。

图18(a)给出的是基区（p-base区30）包围栅极结构（由50和90构成）的矩形元胞的俯视图；在图18(b)中，与图18(a)的结构的主要区别在于，至少有一个通过绝缘层介质90与其它区域相隔离的多晶半导体区70中可以用于制作二极管。

图19(a)给出的是栅极结构（由50和90构成）包围基区（p-base区30）的矩形元胞的俯视图；在图19(b)中，与图19(a)的结构的主要区别在于，至少有一个通过栅极结构（由50和90构成）与基区（p-base区30）相隔离的p区80可以用于制作二极管。

图20给出的是发射极e与基区（p-base区30）之间的二极管集成在芯片内部的一种情形，其中二极管是制作在槽型n-poly区中的肖特基二极管。n-poly区由n区51和n-区52组成，n-poly区通过一个绝缘层91与其它区域隔离，导体61与n区51接触形成欧姆接触，导体62与n-区52接触形成肖特基接触，导体62是肖特基二极管的阳极，导体61是肖特基二极管的阴极。导体4与基区（p-base区30）接触形成欧姆接触电极（基极b），基极b通过导线与肖特基二极管的阳极（导体62）连接，发射极e通过导线与肖特基二极管的阴极（导体61）连接。

图21给出的是发射极e与基区（p-base区30）之间的二极管是制作在槽型p-poly区中的肖特基二极管的情形。

图22(a)和图22(b)分别给出的是发射极e与基区（p-base区30）之间的二极管是制作在平面型n-poly区和平面型p-poly区中的肖特基二极管的情形。

图23给出的是发射极e与基区（p-base区30）之间的二极管是制作在槽型poly区的pn二极管的一种情形，其中poly区中的pn二极管结构是n区71包围p区72包围。

在图24中，与图23的结构的主要区别在于，poly区中的pn二极管结构是p区74包围n区73包围。

图25给出的是发射极e与基区（p-base区30）之间的二极管是制作在平面型poly区的pn二极管的情形。

图26(a)和图26(b)分别给出的是发射极e与基区（p-base区30）之间的二极管是制作在基区（p-base区30）中的肖特基二极管和pn二极管的情形。需要补充说明的是，在图26(b)中，当n-区59上是肖特基接触时，pn结导通的条件是需要n-区59发生穿通；另外，由于n-区59的掺杂剂量远小于基区（p-base区30）的掺杂剂量，在pn结导通的时候几乎很少有电子注入到基区（p-base区30）。

图27和图28分别给出的是发射极e与基区（p-base区30）之间的二极管是制作在一个通过栅极结构（由50和90构成）与基区（p-base区30）相隔离的p区31和p区33中的肖特基二极管和pn二极管的情形。

图29给出的是发射极e与基区（p-base区30）之间的两个同向串联的二极管集成在芯片内部的一种情形，第一个二极管是制作基区（p-base区30）中的肖特基二极管，第二个二极管是制作在槽型poly区中的肖特基二极管。

在图30中，与图29的结构的主要区别在于，第二个二极管是制作在槽型poly区中的pn二极管。

在图31(a)中，与图29的结构的主要区别在于，第二个二极管是制作在平面型poly区中的肖特基二极管；在图31(b)中，与图29的结构的主要区别在于，第二个二极管是制作在平面型poly区中的pn二极管。

在图32中，与图29的结构的主要区别在于，第二个二极管是制作在一个通过槽栅结构与基区（p-base区30）隔离的p区31中的肖特基二极管。

为了说明本发明的igbt相对于传统igbt和cstbt的优越性，这里以图4(b)中本发明的igbt结构为例与图1(b)中的cstbt以及传统fs-igbt（在图1(b)基础上去掉n-cs区22）做数值仿真计算的对比。数值仿真采用的是medici仿真软件。仿真中的设置如下，仿真结构中采用的是si材料，只有图4(b)结构中的发射区（n⁺区41）采用的是3c-sic材料，仿真采用的是半个元胞（图4(b)和图1(b)的中心对称轴的左边部分），电子和空穴的少子寿命均为50μs，半个元胞的宽度是5μm，导体区50采用的是n-poly，其宽度和厚度分别为1.9μm和5.9μm，绝缘层（90）采用的是sio2，其厚度为0.1μm，基区（p-base区30）的宽度、厚度和掺杂浓度分别为3μm、1.9μm和3×10¹⁷cm^-3，发射区（n⁺区41和n⁺区40）的宽度、厚度和掺杂浓度分别为0.8μm、0.8μm和2×10¹⁹cm^-3，载流子存储区（n-cs区22）宽度、厚度和掺杂浓度分别为3μm、1μm和2×10¹⁶cm^-3，漂移区（n-区21）的厚度为333.1μm，缓冲区（n区20）的厚度和掺杂浓度分别为2μm和1×10¹⁶cm^-3，集电区（p区10）的厚度和掺杂浓度分别为1μm和1×10¹⁸cm^-3。为了获得基本相同的击穿电压，传统fs-igbt的漂移区（n-区21）的掺杂浓度为1.5×10¹³cm^-3，而图4(b)中本发明的igbt和图1(b)中的cstbt的漂移区（n-区21）的掺杂浓度为1×10¹³cm^-3。图4(b)中发射极e与基区（p-base区30）之间的两个二极管在100a/cm²下的导通电压均为0.41v。仿真得到，图4(b)中本发明的igbt的击穿电压为3364v，图1(b)中的cstbt的击穿电压为3375v，传统fs-igbt的击穿电压为3336v，三者几乎相同。

图33给出的是三种igbt的正向导通i-v曲线，施加的栅压均为15v。从图中可以看到，在200a/cm²下，图4(b)中本发明的igbt的导通压降为1.65v，比图1(b)中的cstbt的导通压降（1.74v）低约0.1v，比传统fs-igbt的导通压降（2.0v）低约0.35v，这是一个不小的改进。图33中的插图给出的是在1.6v导通电压下漂移区（n-区21）中的空穴浓度沿着图4(b)和图1(b)中心对称轴上的分布。从图中可以看出，图4(b)中本发明的igbt的载流子的存储效果比图1(b)中的cstbt以及传统fs-igbt中都更强，这也是图4(b)中本发明的igbt的导通压降比另外两种igbt的导通压降更低的原因。

以上对本发明做了许多实施例说明，其所述的n型半导体材料可看作是第一导电类型的半导体材料，而p型半导体材料可看作是第二导电类型的半导体材料，二极管的阴极可看做是二极管的第一导电电极，而二极管的阳极可看做是二极管的第二导电电极。显然，根据本发明的原理，实施例中的n型与p型以及第一导电电极与第二导电电极均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。