超低介电常数金属间介电层的形成方法与流程

本公开实施例涉及半导体集成电路制造，特别有关于超低介电常数金属间介电层的形成方法。

背景技术

随着晶体管制程技术的进步，晶体管的尺寸已经缩小，且集成电路的每单位面积的晶体管数量也因此增加。增加的装置密度需要更进步的互连技术，且此互连技术能实现以期望的速度在装置之间传递信号并满足低电阻和低电容(例如，低电阻电容(rc)时间常数)的需求。随着集成电路变得更复杂且部件(feature)尺寸变小，也使得互连rc时间常数对信号延迟的影响加剧。在半导体后段(back-end-ofline，beol)制程中，用金属间介电层制造金属互连结构，其导致金属互连结构产生电容。电容的产生造成不希望发生的半导体电路的信号传递速度的降低。

使用低介电常数(low-k)介电材料形成金属间介电层，在某种程度上已降低电容的产生且改善信号传递速度。然而，低介电常数介电材料有不利的特性和性质，例如高孔隙率，使其在某些半导体制造过程中容易受损，例如蚀刻、沉积和湿制程，而损害其介电常数(亦即，增加其介电常数)。

特别在先进技术中，例如5纳米节点(5-nanometernode，n5)或更先进的技术，亟需能达到期望的电容、良率和可靠度的解决方法。

技术实现要素：

根据一些实施例，提供超低介电常数(extralow-k，elk)金属间介电层(inter-layermetaldielectriclayer，imd)的形成方法。此方法包含形成第一金属间介电层于基底上，第一金属间介电层包含多个介电材料层，形成粘着层于第一金属间介电层上，形成超低介电常数介电层于粘着层上，形成保护层于超低介电常数介电层上，形成硬遮罩于保护层上，且将硬遮罩图案化以产生窗口，移除窗口下方的层以产生开口，移除的层包含保护层、超低介电常数介电层、粘着层和第一金属间介电层，以及在开口中形成金属层。

根据另一些实施例，提供集成电路的制造方法。此方法包含形成多个装置于基底上，以产生制程中的基底；以及通过产生后段制程(beol)金属和介电层，对前述装置实施传导电力和信号布线(routing)互连，其中产生后段制程金属和介电层包含形成金属间介电层于制程中的基底上；形成超低介电常数介电层于金属间介电层上；形成介电盖于超低介电常数介电层上；形成包含氮化钛(tin)的硬遮罩于该介电盖上，且将硬遮罩图案化以产生窗口；移除窗口下的层以产生沟槽，被移除的层包含介电盖、超低介电常数介电层和金属间介电层；以及形成包含铜(cu)的金属层于沟槽内。

根据又一些实施例，提供半导体装置，其包含第一金属间介电层形成于制程中的基底上；粘着层形成于第一金属间介电层上，粘着层包含氧化硅或碳氧化硅；超低介电常数介电层形成于粘着层上，超低介电常数介电层包含掺杂碳且富含氧的氧化硅材料；保护层形成于超低介电常数介电层上；以及金属层，从超低介电常数介电层延伸至第一金属间介电层。

附图说明

为了让本公开实施例的各个观点能更明显易懂，以下配合附图作详细说明。应该注意，根据工业中的标准范例，各个部件(features)未必按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本公开的一或更多实施例，描绘超低介电常数(extralow-k，elk)介电层的制造方法的示范制程流程图。

图2是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

图3是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

图4是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

图5是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

图6是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

图7是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

图8是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法中的一个阶段。

附图标记说明：

10超低介电常数介电层的制造方法；

s11、s12、s13、s14、s15、s16、s17步骤；

20、30、40、50、60、70、80x-z剖面视图；

22基底；

23第一金属间介电层；

24氮化铝层；

25第一掺杂氧的碳化物层；

26氧化铝层；

27第二掺杂氧的碳化物层；

32粘着层；

42超低介电常数介电层；

52保护层；

54硬遮罩；

56窗口；

62开口；

72金属层；

t1厚度。

具体实施方式

以下公开内容提供了许多用于实现在此所提供的本公开实施例的不同部件的不同实施例或范例。以下描述各部件及其排列方式的具体范例以简化本公开实施例。当然，这些仅仅是范例，而不在于限制本公开实施例的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

再者，为了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空间相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。

图1是根据本公开的一或更多实施例，描绘超低介电常数介电层的制造方法10的示范制程流程图。方法10说明整个制造制程的相关部分。可理解的是，可在图1所示的操作之前、期间和之后提供额外的操作，且可取代或移除下文所述的一些操作用于此方法的额外实施例。操作/制程的顺序可互换。

在图1的步骤s11中，形成第一金属间介电层23于基底22上，如图2的x-z剖面视图20所示。基底22可例如为晶圆，或者硅或锗晶圆，或者是制程中的基底，其包含许多半导体装置，如场效晶体管(field-effecttransistor，fet)，场效晶体管包含形成于基础基底上的金属氧化物半导体场效晶体管(metaloxidesemiconductorfet)或鳍式场效晶体管(finfet)。在一些实施例中，可通过如本文中将更详细讨论的产生后段制程(back-end-of-line，beol)金属和介电层，实施各种布线(routing)互连，例如用于半导体装置的传导电力和信号布线互连。在一些实施例中，基础基底可为p型硅基底，其杂质浓度的范围从约1×10¹⁵cm^-3到约3×10¹⁵cm^-3。在另一些实施例中，基础基底可为n型硅基底，其杂质浓度的范围从约1×10¹⁵cm^-3到约3×10¹⁵cm^-3。在一些实施例中，硅基底的晶格方位为(100)。

另外，基础基底可包含另一元素半导体，例如锗；化合物半导体，其包含第四-四族(groupiv-iv)化合物半导体，例如碳化硅(sic)和硅锗(sige)，以及第三-五族(groupiii-v)化合物半导体，例如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp；或前述的组合。在一或更多实施例中，基础基底为绝缘体上的硅(silicon-on-insulator，soi)基底的硅层。非晶形基底(amorphoussubstrate)，例如非晶形硅或非晶形碳化硅(sic)，或者绝缘材料，例如氧化硅，也可用来作为基础基底。基础基底可包含各种已经以杂质进行适合掺杂(例：p型或n型导电性)的区域。

在一些实施例中，第一金属间介电层23包含多个层，例如：氮化铝层24、第一掺杂氧的碳化物(oxygendopedcarbide，odc)层25(例：掺杂氧的碳化硅)、氧化铝(al2o3)层26以及第二掺杂氧的碳化物层27，如图2的x-z剖面视图20所示。在一些实施例中，可使用等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)或物理气相沉积(physicalvapordeposition，pvd)制程，形成厚度在约3nm至约5nm的范围内的氮化铝层24。为人所熟知的是，氮化铝具有许多优点，其包含均匀的微结构、高导热性、高电阻和直到约980℃的化学安定性。在一些实施例中，可使用等离子体增强化学气相沉积或物理气相沉积制程，沉积第一掺杂氧的碳化物层25和第二掺杂氧的碳化物层27。第一掺杂氧的碳化物层25的厚度和第二掺杂氧的碳化物层27的厚度可在约3nm至约5nm的范围内。在一些实施例中，氧化铝(al2o3)层26的厚度可在约3nm至约5nm的范围内，且可使用等离子体增强化学气相沉积或物理气相沉积制程沉积。在一些实施例中，可使用其它沉积制程，且第一金属间介电层23的各层可为具有不同厚度的不同介电材料。第一金属间介电层23的堆迭结构不限于上述的配置。第一金属间介电层23可为单层介电层，或者可为分别由任何合适的介电材料组成的多层介电层。

在图1的步骤s12中，通过使用等离子体增强化学气相沉积或物理气相沉积制程，在第一金属间介电层23上形成粘着层32，如图3的x-z剖面视图30所示。在一些实施例中，粘着层为氧化物层或碳化物层，但不限于这些化合物，且粘着层可增强下一层对第一金属间介电层23的粘着力。虽然也可使用其它材料或化合物，但在一些实施例中，氧化物层可为氧化硅(sio2)，且碳化物层可为碳氧化硅(sioc)。

在图1的步骤s13中，在粘着层32上形成超低介电常数介电层42，如图4的x-z剖面视图40所示。在一些实施例中，超低介电常数介电层42为掺杂碳且富含氧的氧化硅材料致密层。在一些实施例中，可在等离子体增强化学气相沉积或物理气相沉积制程中使用低流速的前驱物来沉积超低介电常数介电层42。在一些实施例中，前驱物可为甲基二乙氧基甲基硅烷(methyl-diethoxymethylsilane，mdeos)。在一些实施例中，低流速是小于约900标准立方公分每分钟(standardcubiccentimetersperminute，sccm)的流速。

在一些实施例中，通过在等离子体增强化学气相沉积或物理气相沉积制程中，使用低的前驱物与载体气体的流速比值，形成超低介电常数介电层42。在一些实施例中，载体气体可为氦(he)，且低的前驱物与载体气体的流速比值小于约0.4。在其它实施例中，可使用其它载体气体和不同的前驱物与载体气体的流速比值。在一些实施例中，超低介电常数介电层42具有小于约3.4的介电常数。在一些实施例中，超低介电常数介电层42的厚度t1可在约20nm至约100nm的范围内。在一些实施例中，超低介电常数介电层42的掺杂碳且富含氧的氧化硅材料致密层的碳含量在约5至约30原子百分比的范围内，其氧含量在约40至约55原子百分比的范围内，且其硅含量在约30至约40原子百分比的范围内。超低介电常数介电层42比传统低介电常数材料更致密，且可具有约3至约10gpa范围内的硬度。

相较于传统低介电常数材料，本公开实施例的超低介电常数介电层具有许多优点。例如，本公开实施例的超低介电常数介电层可以改善金属互连线的耦合电容(例如改善超过1至1.5％)，这样可以相应地使得半导体装置的速度更快。再者，超低介电常数介电层42比传统低介电常数材料更可靠，且较不易受到损伤。

在图1的步骤s14中，在超低介电常数介电层42上形成保护层52，如图5的x-z剖面视图50所示。在一些实施例中，保护层52是由无氮抗反射层(nitrogen-freeantireflectionlayer，nfarl)制成的介电盖。无氮抗反射层是用来将来自光致抗蚀剂层底下的层的光的总反射最小化，且用来形成光致抗蚀剂层和其下方层之间的界面。在化学气相沉积(选择性地为等离子体增强)制程中，使用碳、硅和氧来源的气体混合物，可以制造出无氮抗反射层。在一些实施例中，可调整制程参数以获得可接受的折射率n和消光系数k的数值。无氮抗反射层可消除在许多抗反射层中发现的迅速增长(mushrooming)和基脚(footing)问题。

在一些实施例中，保护层52包含以四乙氧基硅烷(tetraethoxysilane，teos)为基础的层，在硅烷氧聚合物(siliconepolymer)中，这样的层已知常作为交联剂，且在半导体产业中，这样的层已知常作为二氧化硅的前驱物。虽然可使用其他沉积法，但在一些实施例中，通过旋涂式玻璃(spin-on-glass)沉积法可沉积以四乙氧基硅烷为基础的层。在一些实施例中，保护层52包含介电材料，例如：掺杂氧的碳化物、氮化硅、氮氧化硅、碳化硅、其它合适的材料和/或前述的组合。在一些实施例中，保护层52包含无氮抗反射层，其包含一氧化硅(sio)。在另一些实施例中，保护层52包含碳氧化硅(sioc)。在保护层包含碳氧化硅的那些实施例中，保护层具有重量百分比为约20至约45％的碳、重量百分比为约0至约20％的氧和/或重量百分比为约30％至约50％的硅。在一些实施例中，保护层52包含bc、bn、sibn、sibc、sibcn和/或其它包含硼的材料。在那些实施例中，保护层具有重量百分比为约5％至约100％的硼。

在图1的步骤s15中，在保护层52上形成硬遮罩54，且将硬遮罩54图案化，如图5的x-z剖面视图50所示。虽然可使用其它硬遮罩材料，在一些实施例中，硬遮罩包含氮化钛(tin)。在一些实施例中，可使用化学气相沉积或物理气相沉积法，沉积氮化钛的硬遮罩54。可将硬遮罩54图案化，为接下来的蚀刻制程打开窗口56。

在图1的步骤s16中，移除窗口56下方的层，以产生开口62，如图6的x-z剖面视图60所示。窗口56下方的层为保护层52、超低介电常数介电层42、粘着层32和第一金属间介电层23。

虽然可使用其它蚀刻制程，在一些实施例中，可使用一或更多蚀刻操作，包含例如等离子体蚀刻制程，以产生开口(或称沟槽)62。

在图1的步骤s17中，在开口62中形成金属层72，如图7的x-z剖面视图70所示。金属层72可为铝(al)或铜(cu)。在一些实施例中，金属层72可为后段制程(back-end-of-line，beol)的金属互连。在一些实施例中，金属层72为耦接两个或更多金属层的导孔(via)结构(为了简洁，未绘示于图7中)。在一些实施例中，可使用气相沉积(vaporphasedeposition，vpd)制程，例如电子束气相沉积(electronbeamvpd，ebvpd)制程、物理气相沉积、化学气相沉积或电镀，以沉积金属层72。在另一些实施例中，可使用其它沉积方法形成金属层72。

在一些实施例中，在沉积金属层72之后，可使用平坦化制程，例如化学机械平坦化(chemicalmechanicalplanarization，cmp)，以移除保护层52和硬遮罩层54，如图8的x-z剖面视图80所示。

可以理解的是，并非全部的优点都必需在本文中讨论，没有一个特定的优点是全部的实施例或示范例都必要的，并且其它实施例或示范例可提供不同的优点。

根据本公开实施例的一方面，超低介电常数金属间介电层的制造方法包含形成第一金属间介电层于基底上，第一金属间介电层包含多个介电材料层，形成粘着层于第一金属间介电层上，形成超低介电常数介电层于粘着层上，形成保护层于超低介电常数介电层上，形成硬遮罩于保护层上，且将硬遮罩图案化以产生窗口，移除窗口下方的层以产生开口，移除的层包含保护层、超低介电常数介电层、粘着层和第一金属间介电层，在开口中形成金属层。此方法可还包含实施平坦化制程，例如使用化学机械平坦化。

在一些实施例中，上述那些介电材料层包含氮化铝(aln)层、第一掺杂氧的碳化物(odc)层、氧化铝(al2o3)层和第二掺杂氧的碳化物(odc)层。在一些实施例中，超低介电常数介电层为掺杂碳且富含氧的氧化硅材料。在一些实施例中，在等离子体增强化学气相沉积或物理气相沉积制程中，使用低流速的前驱物形成超低介电常数介电层。在一些实施例中，前驱物可包含甲基二乙氧基甲基硅烷(methyl-diethoxymethylsilane，mdeos)，且低流速是小于约900标准立方公分每分钟(standardcubiccentimetersperminute，sccm)的流速。在另一些实施例中，低流速是小于约600标准立方公分每分钟的流速。

在一些实施例中，在等离子体增强化学气相沉积或物理气相沉积制程中，可通过使用低的前驱物与载体气体的流速比值，形成超低介电常数介电层。在一些实施例中，载体气体可为氦(he)，且低的前驱物与载体气体的流速比值小于约0.4。在另一些实施例中，载体气体可为氦(he)，且低的前驱物与载体气体的流速比值小于约0.2。在一些实施例中，粘着层为氧化物层或碳化物层。在一些实施例中，氧化物层为氧化硅(sio2)。在一些实施例中，碳化物层为碳氧化硅(sioc)。

在一些实施例中，保护层为包含无氮抗反射层(nitrogen-freeantireflectionlayer，nfarl)的介电盖材料。在另一些实施例中，保护层可为包含四乙氧基硅烷(tetraethoxysilane，teos)的介电盖材料。在一些实施例中，硬遮罩可为氮化钛(tin)。

在一些实施例中，金属层为后段制程(back-end-of-line，beol)的金属互连线。在一些实施例中，金属层可为铜(cu)。在一些实施例中，基底为晶圆，此晶圆包含硅晶圆，且此晶圆可包含电子电路。

根据本公开实施例的另一方面，集成电路的制造方法包含形成多个装置于基底上，以产生制程中的基底，可通过产生后段制程金属和介电层，对前述装置实施传导电力和信号布线互连，后段制程金属和介电层的产生包含形成金属间介电层于制程中的基底上，及形成超低介电常数介电层于金属间介电层上，形成介电盖于超低介电常数介电层上，形成包含氮化钛(tin)的硬遮罩于介电盖上，及将硬遮罩图案化以产生窗口，移除窗口下的层以产生沟槽，移除的层包含介电盖、超低介电常数介电层和金属间介电层，在沟槽中形成包含铜(cu)的金属层。

在一些实施例中，金属间介电层包含多个介电材料层，这些介电材料层包含氮化铝(aln)层、第一掺杂氧的碳化物(odc)层、氧化铝(al2o3)层和第二掺杂氧的碳化物(odc)层。在一些实施例中，超低介电常数介电层包含掺杂碳且富含氧的氧化硅材料，通过使用等离子体增强化学气相沉积或物理气相沉积制程，形成掺杂碳且富含氧的氧化硅材料。在一些实施例中，使用低流速的前驱物形成超低介电常数介电层，前驱物包含甲基二乙氧基甲基硅烷(mdeos)。在一些实施例中，低流速是小于约900标准立方公分每分钟的流速。

在一些实施例中，在等离子体增强化学气相沉积或物理气相沉积制程中，使用低的前驱物与氦(he)载体气体的流速比值来形成超低介电常数介电层。在一些实施例中，低的前驱物与载体气体的流速比值小于约0.4。在另一些实施例中，低的前驱物与载体气体的流速比值小于约0.2。

在一些实施例中，在形成超低介电常数介电层之前，此方法还包含在金属间介电层上形成粘着层。在一些实施例中，粘着层包含氧化硅(sio2)或碳氧化硅(sioc)。在一些实施例中，介电盖包含无氮抗反射层。在另一些实施例中，介电盖包含四乙氧基硅烷(tetraethoxysilane，teos)。

根据本公开实施例的又另一方面，集成电路包含在基底上实施多个装置，以产生制程中的基底，配置后段制程金属和介电层以提供用于前述这些装置的传导电力和信号布线互连，后段制程金属和介电层包含形成于制程中的基底上的第一金属间介电层，第一金属间介电层包含多个介电材料层，包含氧化硅(sio2)或碳氧化硅(sioc)的粘着层形成在第一金属间介电层上，包含掺杂碳且富含氧的氧化硅材料的超低介电常数介电层形成在粘着层上，保护层形成在超低介电常数介电层上。金属层形成在保护层、超低介电常数介电层、粘着层和第一金属间介电层的开口中，且金属层从超低介电常数介电层延伸至第一金属间介电层。

以上概述了数个实施例的部件，使得在本公开所属技术领域技术人员可以更加理解本公开实施例的各方面。在本公开所属技术领域技术人员应该理解，他们可以容易地使用本公开实施例作为基础，来设计或修改用于实施与在此所介绍实施例具有相同的目的及/或达到相同优点的其他制程和结构。在本公开所属技术领域技术人员也应该理解，这些等效的构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此可以做出各种改变、取代或其他选择。