基于超低k电介质的互连结构的制造方法及制造的产品的制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及基于超低K电介质的互连的制造方法及制造的广品。
【背景技术】
[0002]用于形成互连的已知工艺包括“镶嵌工艺”(damascene process)。在一般的镶嵌工艺中，使用光刻胶作为掩膜蚀刻电介质层以形成开口，该开口包括通孔和沟槽。然后去除光刻胶，用导电材料填充该开口以便形成用于互连的通孔和迹线。
[0003]由于器件密度和连线密度的增加、线宽减小，导致阻容(RC)耦合增大，从而使信号传输延时、干扰噪声增强和功耗增大，这给超大规模集成电路的应用带来了挑战。
[0004]同时，在生产线的后端采用超低K电介质(Ultra-low-k Dielectrics)作为层间电介质层，可减少半导体芯片上晶体管间连接导线的延误率，获得较低的RC延迟。目前的低介电常数(K)材料K值为3.0，而介电常数(K)值不大于2.6的电介质可被称为超低K电介质。采用超低K电介质无疑有助于芯片整体效能的提高。
[0005]图1A-1G示出了根据现有技术的对超低K电介质层进行蚀刻的过程的剖面示意图。
[0006]如图1A所不，在半导体衬底100上依次形成超低K电介质层110和金属硬掩膜层120。如图1B所示，可通过适当工艺在金属硬掩膜层120中形成适当的开口。其中这些开口可包括用于在超低K电介质层中形成通孔的第一开口 121和用于在超低K电介质层中形成沟槽的第二开口 122。在图1C所示，在超低K电介质层110和金属硬掩膜层120上形成底部抗反射涂层130和光刻胶层140。然后如图1D所示，通过已知的光刻和蚀刻工艺，在第一开口 121上方的底部抗反射涂层130和光刻胶层140中形成开口以便暴露超低K电介质层 110。
[0007]然后，如图1E所不，以光刻胶层140作为掩膜,通过第一开口 121,在超低K电介质层中蚀刻部分通孔。然后如图1F所示，去除光刻胶层140和底部抗反射涂层130。最后如图1G所示，将图案化后的金属硬掩膜层120作为掩膜，蚀刻超低K电介质层110，以在超低K电介质层110中形成通孔121和沟槽122。
[0008]通过干法蚀刻工艺蚀刻超低K电介质层一般采用同步脉冲方案，其中第一射频电源通过耦合线圈在蚀刻腔中形成蚀刻气体的等离子体，第二射频电源通过匹配器与半导体晶片相连，为晶片提供-20V至-300V的偏压。通过同时激发两个射频电源，使得朝向半导体晶片的运动的等离子体具有方向性，因而可以获得较好的各向异性侧壁图形。已经证明这种同步脉冲方案能良好地控制密集和稀疏特征的深度，并且改进线宽粗糙度(LWR)。然而，这种同步脉冲方案的真空超紫外线(VUV)会导致超低K电介质层损坏，并且使后续的间隙填充开口劣化。
[0009]因此，需要一种能够减小对超低K电介质层侧壁的损坏的方法，获得更加坚固的间隙填充开口。
【发明内容】
[0010]本发明的目的是提供一种形成基于超低K电介质的互连的方法，该制造方法对超低K电介质层的损坏很小，从而获得更加坚固的间隙填充开口。
[0011]根据本发明的一个方面，提供一种基于超低K电介质的互连结构的制造方法，包括:在衬底上依次形成超低K电介质层和掩膜层；图案化所述掩膜层；以图案化后的掩膜层为掩膜，蚀刻所述超低K电介质层，所述蚀刻包括执行至少一次下述步骤:i)蚀刻所述超低K电介质层，所述蚀刻产生副产品聚合物；ii)向蚀刻室充入所述副产品聚合物，以密封经蚀刻所述超低κ电介质层的侧壁。
[0012]根据本发明的一个方面，在前述方法中，当蚀刻至预定深度时，停止所述蚀刻。
[0013]根据本发明的一个方面，在前述方法中，所述预定深度是所述超低K电介质层的厚度。
[0014]根据本发明的一个方面，在前述方法中，所述超低K电介质层的介电常数不大于2.6。
[0015]根据本发明的一个方面，前述方法还包括执行退火步骤，以去除所述副产品聚合物。
[0016]根据本发明的一个方面，在前述方法中，所述超低K电介质的材料为纳米多孔二氧化硅，所采用的蚀刻气体为氮气、氩气和四氟化碳的混合气体。
[0017]根据本发明的一个方面，所述副产品聚合物包括SiF4。
[0018]根据本发明的一个方面，在前述方法中，在衬底和超低K电介质层之间还形成有衬垫层。
[0019]根据本发明的一个方面，在前述方法还包括:在停止蚀刻后，蚀刻衬垫，以在衬垫中形成开口。与现有技术相比，本发明的优点包括:
[0020]本发明的蚀刻方法在进行蚀刻后向蚀刻室增加一定量的蚀刻副产品聚合物，从而增加该蚀刻副产品聚合物的浓度，使其能密封超低K电介质层侧壁上的多个孔，在蚀刻图形的侧壁上形成抗腐蚀膜，从而防止横向蚀刻，并且还可在湿法蚀刻过程中保护侧壁，从而减少对超低K电介质损伤。可在形成阻挡层种子之前通过退火去除该聚合物。本发明的蚀刻方法仅利用蚀刻中间产物保护超低K电介质层的侧壁，不需要用于形成保护层的额外步骤，因此工艺简单。同时，可通过退火去除副产品聚合物，不会影响器件的成品率和可靠性。
【附图说明】
[0021]为了进一步阐明本发明的各实施例的以上和其他优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。
[0022]图1A-1G示出了根据现有技术的对超低K电介质层进行蚀刻的过程的剖面示意图。
[0023]图2A-2E示出根据本发明的一个实施例的蚀刻超低K电介质层的剖面示意图。
[0024]图3示出根据本发明的一个实施例的在没有衬垫的情况下蚀刻超低K电介质层的流程图。
[0025]图4A-4C示出根据本发明的另一个实施例的在有衬垫的情况下蚀刻超低K电介质层的剖面示意图。
[0026]图5 出根据本发明的另一个实施例的在有衬垫的情况下蚀刻超低K电介质层的流程图。
【具体实施方式】
[0027]在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此夕卜，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
[0028]在现有的技术互连结构中，随着集成电路布线宽度的不断减小，更高的布线密度将使得金属互连结构中的电迁移问题日益突出。采用超低K电介质层作为层间电介质层将会极大地改善半导体器件连接线的性能。
[0029]利用现有的同步脉冲方案蚀刻超低K电介质层虽然能够获得良好的深度控制，但会对超低K电介质层造成严重损伤。
[0030]本申请的发明人构想出一种利用蚀刻过程中产生的副产品减少对超低K电介质损伤的方法。在蚀刻过程中，等离子体活性基与被蚀刻的材料发生化学反应，形成多种聚合物。利用这种聚合物在蚀刻图形的侧壁上形成抗腐蚀膜从而防止横向蚀刻。据此发明人构想出一种能够加强副产品聚合物在蚀刻图形的侧壁上的抗腐蚀作用的蚀刻方法，将连续蚀刻过程分成若干不连续的蚀刻阶段，在各蚀刻阶段之间间隔一段时间，并在间隔时间中向蚀刻室增加一定量的蚀刻副产品聚合物，从而增加该蚀刻副产品聚合物的浓度，使其能更充分密封超低K电介质层侧壁上的多个孔，在蚀刻图形的侧壁上形成致密抗腐蚀膜，从而防止横向蚀刻，并且还可在湿法蚀刻过程中保护侧壁，从而减少对超低K电介质层损伤。
[0031]下面将结合示例性实施例的剖面示意图描述根据本发明的基于超低K电介质的互连的制造方法。
[0032]图2A-2E示出根据本发明的一个实施例蚀刻超低K电介质层的剖面示意图。为了便于说明，图2A至2E中未示出半导体晶体管及该晶体管的源极、漏极和栅极等结构。如图2A所示，衬底200可以是包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上的硅(SOI)。在半导体衬底200上形成有金属布线层201，该金属布线层201的材料可以为铝、银、铬、钥、镍、钯、钼、钛、钽、铜中的一种或几种，且优选为铜。
[0033]如图2B所示，在金属布线层201上形成电介质层210，该电介质层210是介电常数不大于2.6的超低介电常数(K)材