在底部分上选择性地具有厚电介质的沟槽的制作方法
【技术领域】
[0001]揭示的实施例涉及用于半导体装置的电介质地填充的加衬里的沟槽结构。
【背景技术】
[0002]—些沟槽结构包含填充有掺杂半导体或电导体的电介质衬里。对于某些使用，举例来说，当沟槽用于沟槽场型金属氧化物半导体场效应晶体管(MOSFET)或沟槽栅型MOSFET(两者都在较大的操作电压下操作)时，所述电介质衬里需要支持较大的电场强度。维持用于此类沟槽结构的较高击穿电压的一种方式是增加电介质衬里的厚度或使用相对高折射率衬里材料。
【发明内容】
[0003]提供此
【发明内容】
以便以简化形式引入揭示的概念的简要选择，在下文包含提供的图式的【具体实施方式】中进一步描述揭示的概念的简要选择。此
【发明内容】
不希望限制所主张的标的物的范围。
[0004]揭示的实施例认识到，对于电介质地加衬里的沟槽结构，尽管增加电介质衬里的厚度或使用相对高折射率衬里材料会升高沟槽电介质可维持的操作电压，但对于一些装置存在折衷。举例来说，对于沟槽栅型MOSFET及沟槽场板型平面栅M0SFET，在击穿电压与归因于沟槽电介质衬里与衬底材料(举例来说，硅)之间的电荷平衡的导通状态电阻之间存在折衷。通常，对于电荷平衡改进，减小的电介质(举例来说，氧化物)厚度为优选的，但可尤其在沟槽底部拐角处引起可靠性或高E场问题。增加的电介质厚度可减小此类风险，但引入保持用于合适击穿电压的电荷平衡的难题。揭示的沟槽结构包含仅在沟槽的底部处包括第一电介质材料(举例来说，氧化硅)第二电介质材料(举例来说，SiN)两者的常规电介质沟槽衬里以仅在沟槽的底部处增加总电介质厚度。
【附图说明】
[0005]现在将参考不一定按比例绘制的附图，其中:
[0006]图1为展示根据实例实施例的用于制造半导体装置的实例方法中的步骤的流程图，所述方法包含形成在其底部分上选择性地具有厚电介质的沟槽。
[0007]图2A为常规沟槽场板FET的横截面部分。
[0008]图2B为根据实例实施例的包含在其底部分上选择性地具有厚电介质的沟槽的揭示的沟槽场板FET的横截面部分。
[0009]图2C为根据实例实施例的包含在经过外延层延伸到下层衬底中的其底部分上选择性地具有厚电介质的揭示的沟槽场板FET的横截面部分。
[0010]图2D为常规沟槽栅FET的横截面部分。
[0011]图2E为根据实例实施例的包含在其底部分上选择性地具有厚电介质的沟槽的揭示的沟槽栅FET的横截面部分。
[0012]图3A描绘根据实例实施例的包含多个晶体管单元的实例沟槽栅MOSFET的横截面视图，所述晶体管单元各自包含在其底部分上选择性地具有厚电介质的揭示的沟槽。
[0013]图3B描绘根据实例实施例的包含多个有源晶体管单元的实例平面栅沟槽MOSFET的横截面视图，所述有源晶体管单元各自包含在其底部分上选择性地具有厚电介质的揭示的沟槽。
【具体实施方式】
[0014]参考图式描述实例实施例，其中相同参考数字用以标示类似或等效元件。说明的动作或事件的次序不应被认为具限制性，因为一些动作或事件可以不同次序及/或与其它动作或事件同时发生。此外，可无需一些说明的动作或事件来实施根据本发明的方法。
[0015]图1为展示根据本发明的实例实施例的用于制造半导体装置的实例方法100中的步骤的流程图，其包含形成在其底部分上选择性地具有厚电介质的沟槽。步骤101包括蚀刻具有顶表面的半导体衬底以形成具有侧壁及从所述顶表面延伸到所述半导体衬底中的底表面的沟槽。所述衬底可为块状半导体(举例来说，硅或包括硅)上的外延层，但也可为单独的块状半导体。沟槽深度大体上为从2μηι到50μηι。
[0016]步骤102包括在沟槽的底表面及侧壁上形成包括第一电介质材料的电介质衬里以给所述沟槽加衬里。可例如通过低压化学气相沉积(LPCVD))使电介质衬里热生长或沉积。
[0017]步骤103包括沉积包括第二电介质材料的第二电介质层以至少局部填充沟槽。沟槽填充任选地为完整沟槽填充。第二电介质材料一般具有k值2 5。氮化硅为第二电介质材料的实例，其它实例包含S1N、SiC或其它电介质材料(例如Hf02、Zr02、Al203及HfSi03)。
[0018]步骤104包括局部蚀刻第二电介质层以从沟槽的上部分选择性地移除第二电介质层，同时保留沟槽的下部分上的第二电介质层。湿或干(举例来说，等离子)处理可用于此蚀刻回过程，且通常不需要掩蔽图案。不具有第二电介质层的沟槽的上部分的长度大体上2具有第二电介质层的沟槽的下部分的长度。不具有第二电介质层的上部分与具有第二电介质层的下部分的典型长度比率>10:1。
[0019]步骤105包括使用提供至少是半导体的导电性的导电性的填充材料填充沟槽。在半导体填充材料的情况下，可稍后在过程中掺杂所述半导体。填充材料的实例包含多晶硅及硅化物(例如硅化钨)。填充材料通常经沉积且接着经平面化以(例如)通过化学机械研磨(CMP)移除过多的填充材料。接着完成制造过程，包含植入、掩蔽水平、沉积及形成栅极、源极、漏极、互连件及接合垫的扩散，及钝化。
[°02°]图2A为形成于η+衬底196上的外延半导体层(外延层)180上的常规沟槽场板FET的横截面部分。所展示的FET包含在外延层180的顶表面180a上的栅电介质271上的栅电极270。展示硅化物层272在栅电极270上，当栅电极270包括多晶硅时通常将存在硅化物层272。展示FET之上的外延层180的表面180a覆盖有电介质膜190。展示沟槽包含包括由填充物材料170填充的第一电介质材料的电介质衬里140。展示源极250及本体区域260形成于外延层180中。展示源极金属层195接触源极250、本体区域260及填充物材料170。
[0021]图2B为根据实例实施例的包含在其底部分上选择性地具有厚电介质的沟槽的揭示的沟槽场板FET的横截面部分。展示包括第二电介质材料的第二电介质层141仅在沟槽的下部分上。再次展示源极金属层195接触源极250、本体区域260及填充物材料170。
[0022]图2C为根据实例实施例的包含在经过外延层180延伸到下层衬底196中的其底部分上选择性地具有厚电介质的沟槽的揭示的沟槽场板FET的横截面部分。再次展示源极金属层195接触源极250、本体区域260及填充物材料170。
[0023]图2D为常规沟槽栅FET的横截面部分。展示FET包含填充物材料170作为其栅电极及电介质衬里140作为其栅电介质层。展示源极150及本体区域160形成于外延层180中。展示源极金属层195接触源极150及本体区域160。尽管下文描述的图2D或图2E中未展示，但通过另一金属(或多晶硅)图案经过图3A中展示的在填充物材料170之上的电介质膜190中切割的通孔接触填充物材料170。
[0024]图2E为根据实例实施例的包含在其底部分上选择性地具有厚电介质的沟槽的揭示的沟槽栅FET的横截面部分。展示包括第二电介质材料的第二电介质层141仅在沟槽的下部分上。
[0025]图3A描绘根据实例实施例的展示为包含各自包含在其底部分上选择性地具有厚电介质的沟槽的多个晶体管单元(单元)110的η沟道装置(NMOS)的实例沟槽栅MOSFET 300(沟槽栅MOSFET 300)的横截面视图。尽管文本中通常描述为NMOS装置，但揭示的MOSFET装置也可为PM0S。此外，在实际的装置中，可能存在并联电连接的成百上千个单元。展示的单元110中的任一者的沟槽部分可用于沟槽隔离结构、场板或作为给定半导体装置的沟槽电容器。尽管图3Α中未展示，但提供栅接触件及到栅接触件的金属连接件以提供到单元110的栅电极170的电接触。
[0026]沟槽栅MOSFET100形成于衬底196(展示为η+衬底，其提供在其上具有提供η_漏极漂移区域的η-外延半导体层180的装置的漏极)上。η+衬底196/半导体层180可包括硅;替代地，η+衬底196/外延半导体层180可包括其它半导体材料，例如锗、碳化硅、氮化镓、砷化镓等等。P-掺杂本体区域160形成于半导体层180中，其中η+掺杂源极区域150形成于本体区域160内的半导体层180的表面180a处。
[0027]导体填充的电介质衬里的栅沟槽170/140为相应单元110提供栅结构。使用包括用作栅电介质的第一电介质材料的电介质膜140 (或衬里)给栅沟槽壁加衬里。所述沟槽在其底部上选择性地包含由展示的第二电介质层141提供的厚电介质。在此实施例中，电介质膜140可为二氧化硅。替代地，电介质膜140可包括其它电介质材料，例如氮化硅或其它电介质。电介质衬里的沟槽填充有多晶硅或其它导电材料(例如钨)以形成单元110的栅电极170。
[0028]可从外延半导体层180的表面180a蚀刻栅沟槽。在此实施例中，可与图案步骤及接着蚀刻步骤同时处理五个描绘的栅沟槽。在此实施例中的沟槽栅MOSFET 300可由用于常规沟槽MOSFET的过程流形成，例如包含离子植入或掺杂剂扩散以形成本体区域160及源区域150。
[0029]展示半导体层180的表面180a覆盖有电介质膜190。在此实施例中，电介质膜190可包括氧化硅或氧氮化硅。替代地，电介质膜190可包括如半导体装置制造领域中已知的其它电介质材料。