半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002]随着集成电路的制作向超大规模集成电路发展，集成电路的电路密度越来越大，集成电路所包括的半导体器件的数量不断增加，连接各半导体器件所需的互连线(Interconnect)随之增加,要求增加娃片面积以提供更多的互连线布局空间。
[0003]为了满足在硅片上形成的互连线的数量增加的需求，同时符合集成电路小型化微型化的发展趋势，现有技术提出的解决方法为多层互连结构技术，以为各半导体器件提供足够的互连能力。具有多层互连结构的半导体结构包括:衬底，位于衬底内的第零层金属层(MO)，所述第零层金属层与半导体器件的源漏区域或栅极结构区域电连接；位于衬底表面的介质层，所述介质层为相邻金属层之间提供绝缘作用；位于介质层内的通孔，且所述通孔底部暴露出第零层金属层表面；位于所述通孔内且填充满所述通孔的第一层金属层(M1)，且所述第一层金属层与第零层金属层电连接。
[0004]然而，现有技术形成的半导体结构的电学性能有待提高。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，避免形成的介质层表面出现凸起缺陷，从而避免所述凸起缺陷带来的不良影响，提高半导体结构的电学性能。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底；在所述衬底表面沉积介质层，沉积介质层的工艺的反应气体包括硅源气体和氧源气体，沉积介质层的工艺时长分为连续的第一时长、第二时长以及第三时长，且在沉积介质层的工艺过程中提供射频功率，其中，第一时长内射频功率为第一功率，第二时长内射频功率由第一功率递增至第二功率，第三时长内射频功率为第二功率，所述第一功率小于第二功率。
[0007]可选的，在沉积介质层的工艺中向沉积腔室内通入非氧化性稀释气体。
[0008]可选的，所述非氧化性稀释气体为H2、He、Ne、Xe、Kr或Ar。
[0009]可选的，所述射频功率为将反应气体等离子体化的功率。
[0010]可选的，所述第一时长为零或非零时长；所述第三时长为零或非零时长。
[0011]可选的，所述第一时长为零时，所述第二时长内包括晶核成核阶段和晶核长大阶段；所述第一时长为非零时长时，所述第一时长内包括晶核成核阶段。
[0012]可选的，所述递增的方式为线性式递增、抛物线式递增或指数函数式递增。
[0013]可选的，采用等离子体增强化学气相沉积工艺形成所述介质层。
[0014]可选的，所述等离子体增强化学气相沉积工艺的工艺参数为:硅源气体流量为40sccm至10sccm,氧源气体流量为8000sccm至16000sccm,非氧化性稀释气体流量为2000sccm至6000sccm,沉积腔室压强为0.6托至2托,所述第一功率为50瓦至100瓦,所述第二功率为300瓦至600瓦。
[0015]可选的，所述硅源气体为SiH4、SiH2Cl2或SiHCl3,所述氧源气体为O2或N20。
[0016]可选的，还包括步骤:对所述介质层表面进行含氧等离子体处理。
[0017]可选的，所述含氧等离子体处理的工艺参数为:所述含氧等离子体由O2或N2O等离子体化形成，O2或N2O气体流量为50sccm至500sccm，射频功率为100瓦至600瓦。
[0018]可选的，还包括步骤:对所述介质层表面进行非氧化性等离子体轰击。
[0019]可选的，所述非氧化性等离子体轰击的工艺参数为:所述非氧化性等离子体由H2、He、Ne、Xe、Kr或Ar气体等离子体化形成，H2> He、Ne、Xe、Kr或Ar气体流量为50sccm至500sccm，射频功率为100瓦至600瓦。
[0020]可选的，所述介质层的材料为氧化硅、含氮的氧化硅或含碳氮的氧化硅。
[0021 ] 可选的，在所述衬底和介质层之间形成刻蚀停止层。
[0022]可选的，还包括步骤:在所述介质层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述介质层直至暴露出衬底表面，在所述介质层内形成开口 ；形成填充满所述开口的金属层。
[0023]可选的，所述图形化的掩膜层的材料为光刻胶、氮化硅或金属。
[0024]可选的，所述开口为单大马士革开口或双大马士革开口。
[0025]可选的，所述金属层的材料为Cu、Al或W。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明实施例提供一种半导体结构的形成方法，包括，提供衬底；在所述衬底表面沉积介质层，沉积工艺的反应气体包括硅源气体和氧源气体，沉积介质层的工艺时长分为连续的第一时长、第二时长和第三时长，其中，第一时长内射频功率为第一功率，第二时长内射频功率由第一功率递增至第二功率，第三时长内射频功率为第二功率，且第一功率小于第二功率。由于在沉积工艺的初始阶段(即第一时长内)具有较小的射频功率，使得沉积工艺的初始阶段硅源气体和氧源气体等离子体化程度较小，硅源气体和氧源气体的反应速率较小，因此在沉积工艺的初始阶段晶核成核速率较小，防止在沉积初始阶段衬底某一位置生长出的晶核远大于在其他位置生长出的晶核，从而避免凸起缺陷的产生，提高形成的介质层表面平坦度。
[0028]进一步，本发明实施例在沉积工艺过程中向沉积腔室内通入非氧化性稀释气体，稀释反应气体浓度，使得沉积腔室内反应气体浓度减小；反应气体浓度的减小有利于晶核均匀成核，即，在衬底表面各位置的晶核成核速率较为均匀，避免由于晶核成核速率差异性较大而加剧凸起缺陷的产生；因此本发明实施例能进一步降低产生凸起缺陷的概率，进一步提高形成的介质层表面平坦度。
[0029]进一步，本发明实施例对介质层表面进行含氧等离子体处理，所述含氧等离子体处理消耗掉介质层表面残留的硅源，进一步优化介质层的表面性能。
[0030]更进一步，本发明实施例对介质层表面进行非氧化性等离子体轰击，所述等离子体轰击有利于进一步平坦化介质层表面，从而进一步提高介质层表面平坦度。
[0031]更进一步，在上述提供的方法形成的半导体结构的基础上，在介质层内形成开口，且形成填充满所述开口的金属层，所述金属层还覆盖于介质层表面；由于半导体结构中介质层的表面平坦度好，且介质层表面不存在凸起缺陷，避免凸起缺陷对图形化掩膜层造成不良缺陷，因此在介质层表面形成的图形化的掩膜层的质量高，从而使得形成的开口与设计目标一致，提高半导体结构的电学性能和可靠性，防止电性异常或桥连现象的产生。
【附图说明】
[0032]图1及图2为一实施例半导体结构的结构示意图；
[0033]图3至图4、图7至图15为本发明一实施例半导体结构形成过程的结构示意图；
[0034]图5至图6为本发明一实施例提供的射频功率随时间的变化关系TJK意图。
【具体实施方式】
[0035]由【背景技术】可知，现有技术形成的半导体结构的电学性能较差。
[0036]经研究发现，导致半导体结构的电学性能较差的一个主要原因为:半导体结构中的互连结构的电学性能异常(abnormal),甚至出现相邻金属层之间桥连(bridge)的问题，所述互连结构的电学性能异常导致半导体结构具有较差的电学性能。
[0037]针对半导体结构的形成方法进行进一步研究，半导体结构的形成方法包括以下步骤:请参考图