一种发光二极管芯片及其制作方法与流程

本发明涉及半导体技术领域，特别涉及一种发光二极管芯片及其制作方法。

背景技术：

发光二极管(英文：lightemittingdiode，简称：led)是高效、环保、绿色的新一代固态照明光源，具有低电压、低功耗、体积小、重量轻、寿命长、高可靠性等优点，正在迅速而广泛地得到应用。

led的核心部分是芯片，现有的led芯片包括衬底、缓冲层、n型半导体层、多量子阱层、p型半导体层、电流阻挡层、透明导电层、p型电极、n型电极、钝化层和分布式布拉格反射镜(英文：distributedbraggreflection，简称：dbr)。dbr设置在衬底的第一表面上，缓冲层、n型半导体层、多量子阱层和p型半导体层依次层叠在衬底的第二表面上，第二表面为与第一表面相反的表面，p型半导体层上设有延伸至n型半导体层的凹槽，n型电极设置在凹槽内的n型半导体层上，电流阻挡层设置在p型半导体层上，电流阻挡层垂直于层叠方向的截面为环形，透明导电层设置在电流阻挡层和位于环形外的p型半导体层上，p型电极设置在电流阻挡层上的透明导电层和位于环形内的p型半导体层上，钝化层设置在透明导电层上除p型电极所在区域之外的区域上、以及n型半导体层上除n型电极所在区域之外的区域上。其中，p型电极和n型电极用于将电流注入led芯片，n型半导体层提供的电子和p型半导体层提供的空穴在电流的驱动下迁移到多量子阱层进行复合发光。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：

dbr用于对射向衬底的光线进行反射，增加led芯片的正面出光(即从led芯片设置有p型电极和n型电极的表面射出的光线)，但是dbr和多量子阱层之间还设有衬底，即使是减薄之后的衬底的厚度也在100μm以上，远大于多量子阱层和dbr的厚度，射向衬底的光线有很大一部分会从衬底的侧面射出，dbr对led芯片的正面出光提升能力还有待提高。

技术实现要素：

为了解决现有技术led芯片的正面出光还有待提高的问题，本发明实施例提供了一种发光二极管芯片及其制作方法。所述技术方案如下：

一方面，本发明实施例提供了一种发光二极管芯片，所述发光二极管芯片包括衬底、缓冲层、n型半导体层、多量子阱层、p型半导体层、p型电极和n型电极，所述缓冲层、所述n型半导体层、所述多量子阱层、所述p型半导体层依次层叠在所述衬底的一个表面上，所述p型半导体层上设有延伸至所述n型半导体层的凹槽，所述n型电极设置在所述凹槽内的n型半导体层上，所述p型电极设置在所述p型半导体层上；所述发光二极管芯片还包括第一反射层和第二反射层，所述第一反射层和所述第二反射层分别包括间隔分布在同一平面的多个分布式布拉格反射镜dbr，所述第一反射层中的多个dbr设置在所述衬底和所述缓冲层之间，所述第二反射层中的多个dbr层设置在所述缓冲层和所述n型半导体层之间，所述第一反射层在所述衬底设置所述缓冲层的表面上的投影与所述第二反射层在所述衬底设置所述缓冲层的表面上的投影互补。

可选地，所述衬底设置所述缓冲层的表面包括多个凸起部，所述多个凸起部以阵列方式布置，相邻两个所述凸起部之间设有凹陷部，所述第一反射层中的多个dbr设置在所述凹陷部上，所述第二反射层中的多个dbr设置在所述凸起部上的缓冲层上。

可选地，所述缓冲层的厚度为50nm～500nm。

可选地，所述衬底的厚度为480μm～520μm。

另一方面，本发明实施例提供了一种发光二极管芯片的制作方法，所述制作方法包括：

在衬底的一个表面上形成第一反射层，所述第一反射层包括间隔分布在所述衬底上的多个分布式布拉格反射镜dbr；

在所述第一反射层中的多个dbr上和所述第一反射层的多个dbr之间的衬底上形成缓冲层；

在所述缓冲层上形成第二反射层，所述第二反射层包括间隔分布在所述缓冲层上的多个dbr，所述第二反射层在所述衬底设置所述缓冲层的表面上的投影与所述第一反射层在所述衬底设置所述缓冲层的表面上的投影互补；

在所述第二反射层中的多个dbr上和所述第二反射层的多个dbr之间的缓冲层上依次形成n型半导体层、多量子阱层、p型半导体层；

在所述p型半导体层上开设延伸至所述n型半导体层的凹槽；

在所述凹槽内的n型半导体层上设置n型电极，在所述p型半导体层上设置p型电极。

可选地，所述衬底设置所述第一反射层的表面包括多个凸起部，所述多个凸起部以阵列方式布置，相邻两个所述凸起部之间设有凹陷部，所述第一反射层中的多个dbr设置在所述凹陷部上，所述第二反射层中的多个dbr设置在所述凸起部上的缓冲层上。

优选地，所述在衬底的一个表面上形成第一反射层，所述第一反射层包括间隔分布在所述衬底上的多个dbr，包括：

在所述衬底包括多个凸起部的表面上形成dbr；

在所述dbr上铺设光刻胶，所述凸起部上的光刻胶的厚度小于所述凹陷部上的光刻胶的厚度；

对所述光刻胶进行曝光，曝光量等于曝光所述凸起部上的光刻胶所需的能量；

利用显影液去除已曝光的光刻胶，留下所述凹陷部上没有曝光的光刻胶；

对没有光刻胶覆盖的dbr进行干法刻蚀，留下所述凹陷部上的dbr形成第一反射层；

去除剩余的光刻胶。

更优选地，所述在所述缓冲层上形成第二反射层，所述第二反射层包括间隔分布在所述缓冲层上的多个dbr，所述第二反射层在所述衬底设置所述缓冲层的表面上的投影与所述第一反射层在所述衬底设置所述缓冲层的表面上的投影互补，包括：

在所述缓冲层上形成dbr；

在所述dbr上铺设光刻胶；

对所述光刻胶进行曝光，dbr对曝光光线的反射作用使所述凹陷部上的光刻胶的曝光程度大于所述凸起部上的光刻胶的曝光程度；

利用显影液去除所述凹陷部上曝光程度大的光刻胶，留下所述凸起部上曝光程度小的光刻胶；

对没有光刻胶覆盖的dbr进行干法刻蚀，留下所述凸起部上的dbr形成第二反射层；

去除剩余的光刻胶。

可选地，所述制作方法还包括：

对所述衬底的另一个表面进行研磨，所述衬底进行研磨的表面为与所述衬底设置所述缓冲层的表面相反的表面。

可选地，所述衬底的厚度为480μm～520μm；

所述制作方法还包括：

对所述衬底进行隐形切割，所述衬底内至少三个深度的位置分别在激光焦点的作用下形成划痕；

对所述衬底进行裂片，得到至少两个相互独立的芯片；

其中，所述至少三个深度的位置形成的划痕中，距离所述缓冲层最近的划痕属于第一类划痕，距离所述缓冲层最远的划痕属于第二类划痕，同时不属于所述第一类划痕和所述第二类划痕的划痕属于第三类划痕；所述第一类划痕的长度和所述第二类划痕的长度均大于所述第三类划痕的长度，形成所述第二类划痕的激光焦点的能量和形成所述第三类划痕的激光焦点的能量均大于形成所述第一类划痕的激光焦点的能量。

本发明实施例提供的技术方案带来的有益效果是：

通过在衬底和n型半导体层之间设置第一反射层和第二反射层，第一反射层和第二反射层在衬底设置n型半导体层的表面上的投影互补，可以对射向衬底设置n型半导体层的表面上的所有区域的光线进行反射，有效避免射向衬底的光线从衬底的侧面射出，大大增加led芯片的正面出光。而且第一反射层和第二反射层中的多个dbr分别间隔分布在缓冲层的两个表面上，缓冲层设置第一反射层的表面除多个dbr所在区域之外的其它区域与衬底接触，缓冲层设置第二反射层的表面除多个dbr所在区域之外的其它区域与n型半导体层接触，衬底的晶格特性可以通过缓冲层传递到n型半导体层，有利于后续n型半导体层等的生长，避免将dbr直接设置在衬底的整个表面上而导致后续n型半导体层等在dbr上生长无法获得良好晶体质量的情况发生。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一提供的一种发光二极管芯片的结构示意图；

图2是本发明实施例一提供的采用pss时发光二极管芯片的结构示意图；

图3是本发明实施例二提供的一种发光二极管芯片的制作方法的流程图；

图4a-图4f是本发明实施例二提供的制作方法执行过程中芯片的结构示意图；

图5是本发明实施例二提供的在衬底上形成的划痕的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例一

本发明实施例提供了一种发光二极管芯片，图1是发光二极管芯片的结构示意图，参见图1，该发光二极管芯片包括衬底10、缓冲层20、n型半导体层31、多量子阱层32、p型半导体层33、p型电极41和n型电极42。缓冲层20、n型半导体层31、多量子阱层32、p型半导体层33依次层叠在衬底10的一个表面上，p型半导体层33上设有延伸至n型半导体层31的凹槽30，n型电极42设置在凹槽30内的n型半导体层31上，p型电极41设置在p型半导体层33上。

在本实施例中，该发光二极管芯片还包括第一反射层51和第二反射层52。第一反射层51和第二反射层52分别包括间隔分布在同一平面的多个分布式布拉格反射镜(英文：distributedbraggreflection，简称：dbr)，第一反射层51中的多个dbr设置在衬底10和缓冲层20之间，第二反射层52中的多个dbr层设置在缓冲层20和n型半导体层31之间，第一反射层51在衬底10设置缓冲层20的表面上的投影与第二反射层52在衬底10设置缓冲层20的表面上的投影互补。

本发明实施例通过在衬底和n型半导体层之间设置第一反射层和第二反射层，第一反射层和第二反射层在衬底设置n型半导体层的表面上的投影互补，可以对射向衬底设置n型半导体层的表面上的所有区域的光线进行反射，有效避免射向衬底的光线从衬底的侧面射出，大大增加led芯片的正面出光。而且第一反射层和第二反射层中的多个dbr分别间隔分布在缓冲层的两个表面上，缓冲层设置第一反射层的表面除多个dbr所在区域之外的其它区域与衬底接触，缓冲层设置第二反射层的表面除多个dbr所在区域之外的其它区域与n型半导体层接触，衬底的晶格特性可以通过缓冲层传递到n型半导体层，有利于后续n型半导体层等的生长，避免将dbr直接设置在衬底的整个表面上而导致后续n型半导体层等在dbr上生长无法获得良好晶体质量的情况发生。

可选地，衬底可以为图形化蓝宝石衬底(英文：patternedsapphiresubstrate，简称：pss)。图2是采用pss时发光二极管芯片的结构示意图，参见图2，此时衬底10设置缓冲层20的表面包括多个凸起部11，多个凸起部11以阵列方式布置，相邻两个凸起部11之间设有凹陷部12。

在上述实现方式中，第一反射层51中的多个dbr可以设置在凹陷部12上，第二反射层52中的多个dbr可以设置在凸起部11上的缓冲层20上。

需要说明的是，本发明利用pss实现第一反射层和第二反射层中多个dbr的准确对位(通过pss本身形成的凸起部和凹陷部，将第一反射层中的多个dbr设置在凹陷部上，第二反射层中的多个dbr设置在凸起部上的缓冲层上)，与利用掩膜板实现对位相比(利用掩膜板实现第一反射层中的多个dbr设置在衬底上，再利用掩膜板实现第二反射层中的多个dbr设置在缓冲层，两次使用的掩膜板需要精确对位)，实现更为简单方便，避免采用高精度设备所带来的高成本问题。

具体地，凸起部11的高度可以大于2μm，以匹配第一反射层的厚度，便于第二反射层的加工。

优选地，第二反射层52的厚度可以与第一反射层51的厚度相同，第二反射层52中多个dbr的组成可以与第一反射层51中多个dbr的组成相同，以对射向衬底的光线进行一致的处理。

具体地，dbr可以包括多个周期的金属氧化物薄膜，多个周期的金属氧化物薄膜依次层叠设置。一个周期的金属氧化物薄膜包括至少两种材料的金属氧化物薄膜，不同材料的金属氧化物薄膜的折射率不同；至少两种材料的金属氧化物薄膜依次层叠设置，且不同周期的金属氧化物薄膜中至少两种材料的金属氧化物薄膜的层叠顺序相同。一个周期的金属氧化物薄膜的厚度为多量子阱层发出光线波长(如455nm)的四分之一。

可选地，金属氧化物薄膜的周期数可以为2个～40个。若金属氧化物薄膜的周期数小于2个，则无效有效反射光线；若金属氧化物薄膜的周期数大于40个，则对光线的反射效果提高不多，只会提高工艺复杂度，造成材料的浪费，增加生产成本。

优选地，一个周期的金属氧化物薄膜可以包括两种或者三种材料的金属氧化物薄膜，以在保证反射效果的情况下，尽量降低工艺复杂度。

具体地，金属氧化物薄膜的材料可以采用五氧化二钽(ta2o5)、二氧化锆(zro2)、三氧化二铝(al2o3)、二氧化钛(tio2)或者二氧化硅(sio2)。其中，五氧化二钽的折射率为2.06，二氧化锆的折射率为1.92，三氧化二铝的折射率为1.77，二氧化钛的折射率为2.35，二氧化硅的折射率为1.46。

优选地，一个周期的金属氧化物薄膜可以包括两种材料的金属氧化物薄膜，一种材料的金属氧化物薄膜的材料采用二氧化钛，另一种材料的金属氧化物薄膜的材料采用二氧化硅。二氧化钛和二氧化硅的折射率相差最大，反射效果最好。

可选地，衬底10的厚度可以为480μm～520μm。

进行外延生长的衬底厚度通常会达到500微米左右，远大于其它各层的厚度，如果dbr设置在衬底中与衬底进行外延生长的表面相反的表面上，则会有太多光线从衬底的侧面射出，造成led芯片的正面出光效率很低。为了减少从衬底的侧面射出的光线，通常会在衬底的一个表面进行外延生长之后，先对衬底进行减薄(减薄后的衬底厚度一般为150微米左右)，再在减薄后的衬底中与衬底进行外延生长的表面相反的表面上设置dbr，形成芯片。也就是说，现有芯片中衬底的厚度为150微米左右，与本发明提供的芯片中衬底的厚度480μm～520μm不同，并且本发明提供的芯片中衬底的厚度与衬底减薄前的厚度一致，即本发明中没有对衬底进行减薄，与现有技术中对衬底进行减薄不同。

由于衬底和外延材料之间存在晶格失配，晶格失配产生的应力会导致衬底具有一定的翘曲度，衬底减薄之后，对应力的抵抗作用减弱，翘曲度变大，很容易导致芯片斜裂，造成芯片破片而直接报废；同时在减薄之后的衬底上制作dbr也容易造成芯片破片而直接报废，为制造商带来成本损失。

本发明中dbr设置在衬底中进行外延生长的表面上，可以有效避免光线从衬底的侧面射出，因此可以保留衬底原来的厚度，不对衬底进行减薄，衬底的翘曲度不会变差，不会导致芯片斜裂；同时dbr的设置可以在外延生长的过程中进行，不会在芯片很薄时加工，可以避免由于芯片很薄而造成破片，从而降低了破片率，产品良率得到提高。而且不对衬底进行减薄，减少了工艺步骤，降低了生产成本，提高了芯片的生长效率。当衬底的材料为蓝宝石时，可以有效减少蓝宝石纳米级颗粒的排放，避免对pm2.5的不良影响，具有很好的环保效果。

具体地，缓冲层20可以为氮化铝层或者氮化镓层，优选为氮化铝层。蓝宝石衬底的主要材料为氧化铝，与氮化镓材料之间具有较大的晶格失配，在蓝宝石衬底和氮化镓材料之间设置氮化铝层作为缓冲层，可以有效缓解蓝宝石衬底和氮化镓材料之间的晶格失配，提高晶体质量，进而提高led的发光效率。

可选地，缓冲层20的厚度可以为50nm～500nm。若氮化铝层的厚度小于50nm，则可能无法有效的缓解蓝宝石衬底和氮化镓材料之间的晶格失配，造成外延片的晶体质量较差；若氮化铝层的厚度大于500nm，则可能造成材料的浪费，甚至还可能导致氮化铝层的应力过大，影响外延片的晶体质量。优选地，缓冲层20的厚度可以为200nm。

具体地，n型半导体层31可以为n型掺杂的氮化镓层，p型半导体层33可以为p型掺杂的氮化镓层；多量子阱层32包括交替层叠的多个量子阱和多个量子垒，量子阱可以为铟镓氮层，量子垒可以为氮化镓层。

更具体地，n型半导体层31的厚度可以为2.8μm～3.2μm，p型半导体层33的厚度可以为180nm～220nm；量子阱的厚度可以为2nm～5nm，量子垒的厚度可以为8nm～15nm；量子阱的数量与量子垒的数量相同，量子垒的数量可以为8个。

可选地，如图1所示，该发光二极管芯片还可以包括未掺杂氮化镓层60，未掺杂氮化镓层60设置在第二反射层52中的多个dbr上和第二反射层52的多个dbr之间的缓冲层20上，以缓解衬底和n型半导体层之间的晶格失配。

具体地，未掺杂氮化镓层60的厚度可以为1μm。

可选地，如图1所示，该发光二极管芯片还可以包括透明导电层61，透明导电层61设置在p型半导体层33上。

p型半导体层提供的空穴不容易迁移，如果p型电极直接设置在p型半导体层上，则只有p型电极下方的p型半导体层的空穴被电流驱动到多量子阱层中，而p型电极一般只设置在p型半导体层的部分区域上，因此注入多量子阱层的空穴数量较少，发光效率较低。通过在p型半导体层上铺设透明导电层，可以对p型电极注入的电流进行横向扩展，使p型半导体层整个区域的空穴都被电流驱动到多量子阱层中，发光效率大幅提升。

具体地，如图1所示，透明导电层61的材料可以采用氧化铟锡(英文：indiumtinoxide，简称：ito)或者氧化锌(zno)。

更具体地，透明导电层61的厚度可以为50nm。

进一步地，如图1所示，该发光二极管芯片还可以包括电流阻挡层62，电流阻挡层62设置在p型半导体层33和p型电极41之间，有利于避免p电极下面量子阱发光从而提高亮度。具体地，电流阻挡层垂直于层叠方向的截面为环形，透明导电层设置在电流阻挡层和位于环形外的p型半导体层上，p型电极设置在电流阻挡层上的透明导电层和位于环形内的p型半导体层上。

具体地，电流阻挡层的材料可以采用二氧化硅。

更具体地，电流阻挡层的厚度可以为250nm。

更进一步地，如图1所示，该发光二极管芯片还可以包括钝化层63，钝化层63设置在透明导电层61上除p型电极41所在区域之外的区域上、以及n型半导体层31上除n型电极42所在区域之外的区域上。

具体地，钝化层63的材料可以采用二氧化硅或者三氧化二铝。

更具体地，钝化层的厚度可以为80nm。

实施例二

本发明实施例提供了一种发光二极管芯片的制作方法，适用于制作实施例一提供的发光二极管芯片。图3为制作方法的流程图，参见图3，该制作方法包括：

步骤201：在衬底的一个表面上形成第一反射层，第一反射层包括间隔分布在衬底上的多个dbr。

可选地，衬底设置第一反射层的表面可以包括多个凸起部，多个凸起部以阵列方式布置，相邻两个凸起部之间设有凹陷部。

在上述实现方式中，第一反射层中的多个dbr可以设置在凹陷部上。

优选地，第一反射层的厚度可以小于凸起部的高度，从而可以不需要利用掩膜版即可实现光刻(详见下文步骤201的具体实现方式)，简化工艺，提高准确度。

具体地，该步骤201可以包括：

在衬底包括多个凸起部的表面上形成dbr；

在dbr上铺设光刻胶，凸起部上的光刻胶的厚度小于凹陷部上的光刻胶的厚度；

对光刻胶进行曝光，曝光量等于曝光凸起部上的光刻胶所需的能量；

利用显影液去除已曝光的光刻胶，留下凹陷部上没有曝光的光刻胶；

对没有光刻胶覆盖的dbr进行干法刻蚀，留下凹陷部上的dbr形成第一反射层；

去除剩余的光刻胶。

需要说明的是，光刻胶是介于固体和液体之间的中间态物质，具有一定的流动性，涂覆在dbr上的光刻胶在重力的作用下会向下移动到凹陷部上，最后更多的沉积在凹陷部上的dbr上，因此凹陷部上的光刻胶厚度将明显大于凸起部上的光刻胶厚度。

更具体地，凹陷部上的光刻胶的厚度可以为3μm，凸起部上的光刻胶的厚度可以为1μm，以实现凹陷部上的光刻胶厚度将明显大于凸起部上的光刻胶厚度。

在具体实现中，对dbr进行干法刻蚀时，光刻胶的刻蚀速度不超过dbr的刻蚀速度，以避免下面的dbr被刻蚀掉。在实际应用中，光刻胶的刻蚀速度和dbr的刻蚀速度之比可以为1:5，

图4a为步骤201执行之后芯片的结构示意图。其中，10为衬底(pss)，51为第一反射层。如图4a所示，衬底10的表面包括多个凸起部11，相邻两个凸起部11之间是凹陷部12，第一反射层51设置在凹陷部12上，且第一反射层51的厚度小于凸起部11的高度。

可选地，在该步骤101之前，可以对衬底进行清洗，以在清洁的表面上形成dbr。

步骤202：在第一反射层中的多个dbr上和第一反射层的多个dbr之间的衬底上形成缓冲层。

图4b为步骤202执行之后芯片的结构示意图。其中，20为缓冲层。如图4b所示，缓冲层20设置在第一反射层51和衬底10的凸起部11上。

可选地，当缓冲层为氮化铝层时，该步骤202可以包括：

在氮气气氛下，采用磁控溅射技术对铝靶进行溅射，在第一反射层中的多个dbr上和第一反射层的多个dbr之间的衬底上形成氮化铝层。

可选地，当缓冲层为氮化镓层时，该步骤202可以包括：

采用金属有机化合物化学气相沉淀(英文：metalorganicchemicalvapordeposition，简称：mocvd)技术在第一反射层中的多个dbr上和第一反射层的多个dbr之间的衬底上形成氮化镓层。

步骤203：在缓冲层上形成第二反射层，第二反射层包括间隔分布在缓冲层上的多个dbr，第二反射层在衬底设置缓冲层的表面上的投影与第一反射层在衬底设置缓冲层的表面上的投影互补。

相应地，第二反射层中的多个dbr可以设置在凸起部上的缓冲层上。

图4c为步骤203执行之后芯片的结构示意图。其中，52为第二反射层。如图4c所示，第二反射层52设置在位于衬底10的凸起部11上的缓冲层20上。

具体地，该步骤203可以包括：

在缓冲层上形成dbr；

在dbr上铺设光刻胶；

对光刻胶进行曝光，dbr对曝光光线的反射作用使凹陷部上的光刻胶的曝光程度大于凸起部上的光刻胶的曝光程度；

利用显影液去除凹陷部上曝光程度大的光刻胶，留下凸起部上曝光程度小的光刻胶；

对没有光刻胶覆盖的dbr进行干法刻蚀，留下凸起部上的dbr形成第二反射层；

去除剩余的光刻胶。

需要说明的是，凸起部上的dbr的表面是曲面，进行曝光的光线射向凸起部上的光刻胶时，底部的dbr会将光线反射到其它位置；而凹陷部上的dbr的表面是平面，进行曝光的光线射向凹陷部上的光刻胶时，底部的dbr会将光线反射回原路，导致凹陷部上的光刻胶被曝光两次，造成凹陷部上的光刻胶的曝光程度大于凸起部上的光刻胶的曝光程度，因此在显影时凹陷部上的光刻胶被去除，留下凸起部上的光刻胶。与利用掩膜版进行光刻相比，不需要精确对位，实现更为容易，准确度也更高。

更具体地，光刻胶的厚度可以为3μm，以确保可以保护部分dbr不被刻蚀掉。

步骤204：在第二反射层中的多个dbr上和第二反射层的多个dbr之间的缓冲层上依次形成n型半导体层、多量子阱层、p型半导体层。

图4d为步骤204执行之后芯片的结构示意图。其中，31为n型半导体层，32为多量子阱层，33为p型半导体层。如图4d所示，n型半导体层31、多量子阱层32、p型半导体层33依次层叠在第二反射层52中的多个dbr上和第二反射层52的多个dbr之间的缓冲层20上。

具体地，该步骤204可以包括：

采用mocvd技术在第二反射层中的多个dbr上和第二反射层的多个dbr之间的缓冲层上依次形成n型半导体层、多量子阱层、p型半导体层。

可选地，在步骤204之前，该制作方法还可以包括：

在第二反射层中的多个dbr上和第二反射层的多个dbr之间的缓冲层上形成未掺杂氮化镓层。

相应地，该步骤204包括：

在未掺杂氮化镓层上依次形成n型半导体层、多量子阱层、p型半导体层。

步骤205：在p型半导体层上开设延伸至n型半导体层的凹槽。

图4e为步骤205执行之后芯片的结构示意图。其中，30为凹槽。如图4e所示，凹槽30从p型半导体层33延伸至n型半导体31。

具体地，该步骤205可以包括：

在p型半导体层上铺设光刻胶；

在掩膜版的遮挡下，对光刻胶进行曝光；

对已曝光的光刻胶进行显影，留下没有曝光的光刻胶；

干法刻蚀没有光刻胶覆盖的p型半导体层和多量子阱层，形成凹槽；

去除剩余的光刻胶。

步骤206：在凹槽内的n型半导体层上设置n型电极，在p型半导体层上设置p型电极。

图4f为步骤206执行之后芯片的结构示意图。其中，41为p型电极，42为n型电极。如图4f所示，p型电极41设置在p型半导体层33上，n型电极42设置在n型半导体层31上。

具体地，该步骤206可以包括：

在p型半导体层和凹槽内的n型半导体层上铺设负性光刻胶；

在掩膜版的遮挡下，对部分p型半导体层和部分n型半导体层上的光刻胶进行曝光；

对已曝光的光刻胶进行显影，留下部分p型半导体层和部分n型半导体层上已曝光的光刻胶；

在已曝光的光刻胶、p型半导体层和n型半导体层上铺设电极材料；

去除剩余的光刻胶，留下部分p型半导体层上的电极材料形成p型电极，留下部分n型半导体层上的电极材料形成n型电极。

在具体实现中，可以采用真空蒸镀技术铺设电极材料，此时真空度可以为5×10^-6torr。

可选地，在步骤206之前，该制作方法还可以包括：

在p型半导体层上形成透明导电层。

具体地，在p型半导体层上形成透明导电层，可以包括：

在p型半导体层和凹槽内的n型半导体层上铺设透明导电材料；

在透明导电材料上铺设光刻胶；

在掩膜版的遮挡下，对n型半导体层上的光刻胶进行曝光；

对已曝光的光刻胶进行显影，留下p型半导体层上没有曝光的光刻胶；

湿法腐蚀没有光刻胶覆盖的透明导电材料，留下p型半导体层上的透明导电材料形成透明导电层；

去除剩余的光刻胶。

优选地，在形成透明导电层之前，该制作方法还可以包括：

在p型半导体层上形成电流阻挡层。

具体地，在p型半导体层上形成电流阻挡层，可以包括：

在p型半导体层和凹槽内的n型半导体层上铺设电流阻挡材料；

在电流阻挡材料上铺设光刻胶；

在掩膜版的遮挡下，对n型半导体层和部分p型半导体层上的光刻胶进行曝光；

对已曝光的光刻胶进行显影，留下部分p型半导体层上没有曝光的光刻胶；

湿法腐蚀没有光刻胶覆盖的电流阻挡材料，留下部分p型半导体层上的电流阻挡材料形成电流阻挡层；

去除剩余的光刻胶。

相应地，形成透明导电层时，透明导电材料也铺设在电流阻挡层上，并保留下来形成透明导电层。

可选地，在步骤206之后，该制作方法还可以包括：

在p型半导体层上除p型电极的设置区域之外的区域、n型半导体层上除n型电极设置区域之外的区域上形成钝化层。

具体地，在p型半导体层上除p型电极的设置区域之外的区域、n型半导体层上除n型电极设置区域之外的区域上形成钝化层，可以包括：

在透明导电层、p型电极、n型电极、凹槽内的n型半导体层上铺设钝化材料；

在钝化材料上铺设光刻胶；

在掩膜版的遮挡下，对n型电极和p型电极上的光刻胶进行曝光；

对已曝光的光刻胶进行显影，留下透明导电层和n型半导体层上没有曝光的光刻胶；

干法刻蚀没有光刻胶覆盖的钝化材料，留下透明导电层和n型半导体层上的钝化材料形成钝化层；

去除剩余的光刻胶。

可选地，该制作方法还可以包括：

对衬底的另一个表面进行研磨，衬底进行研磨的表面为与衬底设置缓冲层的表面相反的表面。

需要说明的是，进行外延生长的衬底厚度通常会达到500微米左右，远大于其它各层的厚度，如果dbr设置在衬底中与衬底进行外延生长的表面相反的表面上，则会有太多光线从衬底的侧面射出，造成led芯片的正面出光效率很低。为了减少从衬底的侧面射出的光线，通常会在衬底的一个表面进行外延生长之后，先通过研磨对衬底进行减薄(减薄后的衬底厚度一般为150微米左右)，并在减薄之后对衬底进行抛光，以保持衬底表面的平整度，然后再在减薄后的衬底中与衬底进行外延生长的表面相反的表面上设置dbr，形成芯片。

本发明中dbr设置在衬底中进行外延生长的表面上，可以有效避免光线从衬底的侧面射出，因此可以保留衬底原来的厚度，不需要对衬底进行减薄。而这里对衬底进行研磨，对衬底厚度的影响可以完全忽略不计，这里对衬底进行研磨的目的是抛光衬底的表面，便于芯片的固定。

具体地，研磨掉的衬底厚度可以为10μm。

具体地，衬底的厚度可以为480μm～520μm。

相应地，该制作方法还可以包括：

对衬底进行隐形切割，衬底内至少三个深度的位置分别在激光焦点的作用下形成划痕；

对衬底进行裂片，得到至少两个相互独立的芯片；

其中，至少三个深度的位置形成的划痕中，距离缓冲层最近的划痕属于第一类划痕，距离缓冲层最远的划痕属于第二类划痕，同时不属于第一类划痕和第二类划痕的划痕属于第三类划痕；第一类划痕的长度和第二类划痕的长度均大于第三类划痕的长度，形成第二类划痕的激光焦点的能量和形成第三类划痕的激光焦点的能量均大于形成第一类划痕的激光焦点的能量。

与缓冲的距离最近的第一类划痕，划痕的长度较大，可以避免衬底在劈刀的作用下发生斜裂，而激光焦点的能量较小，可以避免对缓冲层等造成损伤而导致漏电；位于衬底中部的第三类划痕，激光焦点的能量较大，有利于将衬底彻底切开，而划痕的长度较小，宽度较大，有助于借助横向的张力将衬底裂开；与缓冲层的距离最远的第二类划痕，激光焦点的能量较大，有利于将衬底彻底切开，而划痕的长度较大，可以避免衬底在劈刀的作用下发生斜裂。实验证明，可以有效降低破片率，产品良率得到提高。

优选地，可以在衬底内四个深度的位置形成划痕，按照与缓冲层的距离从小到大的顺序依次为第一划痕、第二划痕、第三划痕和第四划痕。图5是衬底上形成的四个划痕(第一划痕、第二划痕、第三划痕和第四划痕)的示意图，如图5所示，缓冲层位于衬底的上部，距离缓冲层最近的第一划痕属于第一类划痕，划痕的长度较大但激光焦点的能量较小；位于衬底中部的第二划痕和第三划痕属于第三类划痕，激光焦点的能量较大但划痕的长度较小；距离缓冲层最远的第四划痕属于第二类划痕，激光焦点的能量较大且划痕的长度较大。在保证较好实现效果的情况下，尽可能降低实现复杂度。

实验发现，本发明实施例制作的芯片良率提高了2％，光功率提高了0.2％，外观得到改善，同时制作成本降低了1％。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。