本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置及其制造方法。
背景技术：
非易失性存储器装置保持所存储的数据而不管电源开/关条件如何。近来，由于包括以单层形成在基板上的存储器单元的二维非易失性存储器装置在增强其集成度方面已达到极限，所以已提出了包括在垂直方向上层叠在基板上的存储器单元的三维(3D)非易失性存储器装置。
三维非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅极以及穿过其的沟道层，存储器单元沿着沟道层层叠。为了改进这种具有三维结构的非易失性存储器装置的操作可靠性，已开发了各种结构和制造方法。
技术实现要素：
本公开的各种实施方式涉及一种被配置为方便其制造工艺并且具有稳定的结构和改进的特性的半导体装置及其制造方法。
本公开的实施方式可提供一种制造半导体装置的方法，该方法包括以下步骤：形成包括交替地层叠的至少一个第一材料层和至少一个第二材料层的层叠物；形成暴露所述至少一个第一材料层的第一孔；在各个第一孔中形成蚀刻阻挡图案；形成穿过层叠物的至少一个狭缝；通过所述至少一个狭缝利用至少一个第三材料层替换所述至少一个第一材料层；以及在各个第一孔中形成第一接触插塞，所述第一接触插塞穿过各个蚀刻阻挡图案并与所述至少一个第三材料层联接。
本公开的实施方式可提供一种半导体装置，该半导体装置包括：层叠物，其包括交替地层叠的至少一个导电层和至少一个绝缘层；接触插塞，其穿过层叠物至不同的深度；蚀刻阻挡图案，其包围接触插塞的各个侧壁；以及保护图案，其包围各个蚀刻阻挡图案。接触插塞可穿过蚀刻阻挡图案和保护图案，并与所述至少一个导电层电联接。
附图说明
图1A和图1B是示出根据本公开的实施方式的半导体装置的结构的图。
图2A至图12A和图2B至图12B是示出根据本公开的实施方式的半导体装置的制造方法的示图。
图13和图14是示出根据本公开的实施方式的存储器系统的框图。
图15和图16是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，图和尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
以下，将参照附图描述实施方式。本文中参照作为实施方式和中间结构的示意图的横截面图来描述实施方式。因此，由于例如制造技术和/或公差而相对于例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状偏差。在附图中，为了清晰起见，层和区域的长度和尺寸可能被夸大。附图中的相同标记表示相同元件。
诸如“第一”和“第二”的术语可用于描述各种组件，但是其不应限制各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，并且第二组件可被称为第一组件等。另外，“和/或”可包括所提及的组件中的任一个或组合。
另外，只要在句子中没有具体地提及，单数形式可包括复数形式。另外，本说明书中所使用的“包括/包含”表示一个或更多个组件、步骤、操作和元素存在或被添加。
另外，除非另外定义，否则本说明书中所使用的所有术语(包括技术术语和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中清楚地另外定义，否则不应被解释为具有理想化或过度正式的含义。
还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且还间接地通过中间组件联接另一组件。另选地，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一组件。
图1A和图1B是示出根据本公开的实施方式的半导体装置的结构的图。图1A是布局图。图1B是截面图。
参照图1A和图1B，根据本公开的实施方式的半导体装置可包括层叠物ST、蚀刻阻挡图案26和接触插塞28A至28C。另外，半导体装置还可包括基板20、沟道结构10、保护图案25、牺牲图案27、虚拟结构等。
层叠物ST可包括单元区域A和接触区域B。接触区域B可被设置在单元区域A的一侧或者设置在其相对侧中的各侧。另选地，单元区域A可被设置在接触区域B的相对侧的各侧。包括层叠的存储器单元的存储器串可被设置在单元区域A中。在实施方式中，存储器串可包括串联联接的至少一个源极选择晶体管、多个存储器单元和至少一个漏极选择晶体管，并且可垂直地形成在基板20上。在实施方式中，存储器串可包括串联联接的至少一个源极选择晶体管、多个存储器单元、至少一个管式晶体管、多个存储器单元和至少一个漏极选择晶体管，并且可按照诸如U形或W形的形状形成。诸如焊盘、接触插塞和用于驱动存储器串的线的互连结构可被设置在接触区域B中。
层叠物ST可包括交替地层叠在基板20上的导电层21和绝缘层22。各个导电层21可以是多晶硅层或者由诸如钨或氮化钨的材料形成的金属层。各个绝缘层22可以是氧化物层。
单元区域A的导电层21可以是选择晶体管、存储器单元等的栅极。接触区域B的导电层21可以是线或焊盘。例如，至少一个最下面的导电层21可以是源极选择线，至少一个最上面的导电层21可以是漏极选择线，其它导电层21可以是字线。
基板20可包括源极层或源极区域。在实施方式中，源极层可被夹在基板20和层叠物ST之间。源极层可以是多晶硅层、金属层等。在实施方式中，源极区域可以是通过将杂质掺杂到基板中而形成的杂质区域。
沟道结构10可穿过单元区域A中的层叠物ST，并且与源极层或源极区域接触。例如，沟道结构10可包括沟道层12、包围沟道层12的侧壁的存储器层11以及形成在沟道层12中的间隙填充层13。沟道层12可以是包含硅(Si)、锗(Ge)等的半导体层。存储器层11可包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一个，并且包括浮栅、电荷捕获层、硅、氮化物、相变材料、纳米点等。间隙填充层13可以是由诸如聚硅氮烷(PSZ)材料形成的氧化物层。
尽管图中未示出，可在接触区域B中设置与沟道结构10相似的虚拟结构。虚拟结构可穿过接触区域B中的层叠物ST，并且与源极层或源极区域接触。例如，虚拟结构可包括虚拟沟道层、包围虚拟沟道层的侧壁的虚拟存储器层以及形成在虚拟沟道层中的虚拟间隙填充层。虚拟结构可被设置在接触插塞28A至28C之间，并且用于在制造工艺期间支撑层叠物ST。
接触插塞28A至28C中的每一个可穿透层叠物ST并与对应一个导电层21电联接。由于接触区域B中的层叠物ST具有平坦上表面，所以接触插塞28A至28C的上表面基本上设置在同一水平上，并且接触插塞28A至28C穿透层叠物ST至不同的深度。
至少一个第一接触插塞28A可与至少一条漏极选择线电联接。在多条漏极选择线层叠的情况下，第一接触插塞28A可与所述多条漏极选择线接触。因此，可对所述多条漏极选择线施加相同的偏压。
多个第二接触插塞28B可与各条字线电联接。因此，各个第二接触插塞28B的侧壁可被各个蚀刻阻挡图案26和各个保护图案25包围。各个第二接触插塞28B可穿透对应蚀刻阻挡图案26和保护图案25的底部，并且与对应一条字线接触。
至少一个第三接触插塞28C可与至少一条源极选择线电联接。因此，第三接触插塞28C的侧壁可被对应蚀刻阻挡图案26和对应保护图案25包围。第三接触插塞28C可穿透蚀刻阻挡图案26和保护图案25的底部，并且与对应一条源极选择线接触。
蚀刻阻挡图案26可在形成孔的工艺期间用作蚀刻阻挡层，并且用于将接触插塞28B和28C与导电层21绝缘。保护图案25可防止在用导电层21替换牺牲层的工艺期间蚀刻阻挡图案26损坏，并且用于将接触插塞28B和28C与导电层21绝缘。例如，蚀刻阻挡图案26可包围接触插塞28A至28C的各个侧壁，并且保护图案25可包围各个蚀刻阻挡图案26。牺牲图案27可留在接触插塞28B和28C与蚀刻阻挡图案26之间。
蚀刻阻挡图案26的上表面可被设置在比接触插塞28B和28C低的水平上。第一层间绝缘层23、第二层间绝缘层24和第三层间绝缘层29可依次层叠在层叠物ST上。各个蚀刻阻挡图案26穿过层叠物ST和第一层间绝缘层23的一部分。接触插塞28B和28C中的每一个可穿过层叠物ST以及第一至第三层间绝缘层23、24和29的一部分。在这种情况下，蚀刻阻挡图案26的上表面可被设置在与第一层间绝缘层23基本上相同的水平上。接触插塞28B和28C的上表面可被设置在与第三层间绝缘层29基本上相同的水平上。牺牲图案27和保护图案25的上表面可被设置在与蚀刻阻挡图案26基本上相同的水平上。
另外，蚀刻阻挡图案26的上表面可被设置在比沟道结构10高的位置处。例如，各个沟道结构10可穿透层叠物ST，并且沟道结构10的上表面可被设置在与层叠物ST相同的水平上。因此，沟道结构10的上表面可被设置在比蚀刻阻挡图案26、牺牲图案27、保护图案25和接触插塞28A至28C低的位置处。
各个第一狭缝SL1可穿透层叠物ST至预定深度，并且第一狭缝绝缘层SLI1可形成在各个第一狭缝SL1中。例如，第二层间绝缘层24的一部分可以是第一狭缝绝缘层SLI1。第一狭缝SL1可用于将设置在相同的水平上的选择线彼此绝缘。在至少一个最上面的导电层21是漏极选择线的情况下，各个第一狭缝SL1可具有预定深度以穿过漏极选择线。
第二狭缝SL2可具有足以完全穿透层叠物ST的深度，并且第二狭缝绝缘层SLI2可形成在第二狭缝SL2中。例如，第三层间绝缘层29的一部分可以是第二狭缝绝缘层SLI2。第二狭缝SL2可用作用于在制造工艺期间用导电层21替换牺牲层的通道。在外围电路被设置在基板20下面的情况下，联接至外围电路的互连结构可穿过第二狭缝SL2。
接触插塞28A至28C可仅被设置在第二狭缝SL2的一侧，或者分布在第二狭缝SL2的相对侧。例如，第一接触插塞28A可被设置在第一狭缝SL1之间。第二接触插塞28B可仅被设置在第二狭缝SL2的一侧。第三接触插塞28C可分别被设置在第二狭缝SL2的相对侧。
根据上述配置，层叠物ST可具有均匀的高度。单元区域A和接触区域B可基本上具有相同的高度，并且接触区域B可通常具有均匀的高度。因此，即使在制造工艺期间导致应力时，应力被均匀地分散到层叠物ST中，由此可防止层叠物ST倾斜或塌陷。
图2A至图12A和图2B至图12B是示出根据本公开的实施方式的半导体装置的制造方法的示图。附有参考符号A的图(例如，图2A、图3A、…图12A)是布局图，附有参考符号B的图(例如，图2B、图3B、…图12B)是截面图。布局图的例示将集中于孔、掩模图案和接触插塞的位置，并且其它配置将被省略。
参照图2A和图2B，通过交替地层叠第一材料层31和第二材料层32形成层叠物ST。层叠物ST可被提供以形成包括垂直地层叠的存储器单元的存储器串，并且可具有长宽比高的形状。
第一材料层31可被提供以形成存储器单元、选择晶体管等的栅极。第二材料层32可被提供以将层叠的栅极彼此绝缘。第一材料层31可包括对第二材料层32具有高蚀刻选择性的材料。例如，第一材料层31可以是包含氮化物等的牺牲层，第二材料层32可以是包含氧化物等的绝缘层。另选地，第一材料层31可以是包含多晶硅、钨等的导电层，第二材料层32可以是包含氧化物等的绝缘层。作为另外的选择，第一材料层31可以是包含掺杂的多晶硅等的导电层，第二材料层32可以是包含未掺杂的多晶硅等的牺牲层。
随后，穿过层叠物ST形成第一开口OP1和第二开口OP2。各个第一开口OP1可被提供以形成沟道结构35A，并被设置在单元区域A上。各个第二开口OP2可被提供以形成虚拟结构35B，并被设置在接触区域B上。第一开口OP1和第二开口OP2可一起形成。第一开口OP1和第二开口OP2中的每一个可具有足以完全地穿过层叠物ST并暴露基板30的深度。
此后，在各个第一开口OP1中形成沟道结构35A，并且在各个第二开口OP2中形成虚拟结构35B。各个沟道结构35A可包括沟道层37A以及包围沟道层37A的侧壁的存储器层36A。沟道层37A可利用间隙填充层38A填充。各个虚拟结构35B可包括虚拟沟道层37B以及包围虚拟沟道层37B的侧壁的虚拟存储器层36B。虚拟沟道层37B可利用虚拟间隙填充层38B填充。沟道层37A和虚拟沟道层37B可一起形成。存储器层36A和虚拟存储器层36B可一起形成。间隙填充层38A和虚拟间隙填充层38B可一起形成。
随后，在层叠物ST上形成第一层间绝缘层33，此后在第一层间绝缘层33上形成硬掩模层。硬掩模层可以是多晶硅层。另外，由于在随后的工艺期间硬掩模层在要重复的蚀刻工艺期间用作掩模图案，所以考虑到在要重复的蚀刻工艺期间损坏的硬掩模层的一部分的厚度，硬掩模层可具有足够的厚度。
随后，在硬掩模层上形成包括开口OP的第一掩模图案51。使用第一掩模图案51作为蚀刻阻挡物来蚀刻硬掩模层和第一层间绝缘层33。这样，形成硬掩模图案34。
此后，使用第一掩模图案51和硬掩模图案34作为蚀刻阻挡物对层叠物ST部分地蚀刻，从而形成初级第一孔H1A。初级第一孔H1A可具有均匀的深度，并且在一个方向上对齐并排列。对应第一材料层31可通过初级第一孔H1A的底部暴露。
各个初级第一孔H1A可具有足以穿过至少两个第一材料层31的深度。例如，初级第一孔H1A可形成至暴露要用于最上面的字线的第一材料层31的深度。当各个存储器串包括两个漏极选择晶体管时，各个初级第一孔H1A可形成至从层叠物ST的最上端穿透这两个第一材料层31并暴露第三个第一材料层31的深度。
参照图3A和图3B，可去除图2A和图2B的第一掩模图案51，此后可在初级第一孔H1A中形成牺牲图案46。例如，牺牲图案46可通过以下工艺形成：在层叠物ST上形成牺牲层，使得利用牺牲层填充初级第一孔H1A；以及将牺牲层平坦化，使得层叠物ST的上表面暴露。各个牺牲图案46可以是无定形碳层。各个牺牲图案46可包括空隙V。因此，当去除例如光刻胶层的周边层时可去除牺牲图案46而无需使用单独的去除工艺。
此后，可形成包括第一岛型开口OP1和第二岛型开口OP2的第二掩模图案52。第二掩模图案52可以是光刻胶图案。第一开口OP1可被设置为使得一些初级第一孔H1A暴露。第二开口OP2可被设置为使得初级第一孔H1A不暴露，并且可不与第一开口OP1对齐。第一开口OP1和第二开口OP2可具有基本上相同的尺寸。
随后，可使用第二掩模图案52和硬掩模图案34作为蚀刻阻挡物将层叠物ST蚀刻至预定深度。因此，初级第一孔H1A可向下延伸。例如，单个第一材料层31和单个第二材料层32可被蚀刻。对应第一材料层31可通过延伸的初级第一孔H1B的底部暴露。
参照图4A和图4B，第一开口OP1和第二开口OP2可扩大。例如，可通过蚀刻图3A和图3B的第二掩模图案52的一部分来扩大第一开口OP1和第二开口OP2。第一开口OP1和第二开口OP2可在一个方向上(参照箭头)扩大。可通过扩大的第二开口OP2’另外暴露一些初级第一孔H1A。
此后，可使用硬掩模图案34以及包括扩大的第一开口OP1’和第二开口OP2’的第二掩模图案52A作为蚀刻阻挡物将层叠物ST蚀刻至预定深度。例如，可蚀刻单个第一材料层31和单个第二材料层32。由此，通过扩大的第二开口OP2’暴露的初级第一孔H1A可向下延伸，并且通过扩大的第一开口OP1’暴露的初级第一孔H1B可向下延伸。结果，可形成初级第一孔H1B和H1C。
第二掩模图案52还可包括开口。扩大开口并将层叠物ST蚀刻至预定深度的操作可重复地执行多次。一些开口可能形成在初级第一孔H1A可能未暴露的位置处。然而，随着开口扩大，初级第一孔H1A可通过扩大的开口依次暴露。因此，初级第一孔H1A可延伸至各种深度。
在实施方式中，当第二掩模图案52包括N个开口时，可通过将层叠物ST蚀刻N次来形成具有不同深度的N+1组的初级第一孔。在这方面，N是1或更大的自然数。在附图中，示出了可通过使用包括两个开口的第二掩模图案52将层叠物ST蚀刻两次来形成具有不同深度的初级第一孔H1A、H1B和H1C的三个组G1至G3的情况。
参照图5A和图5B，可去除图4A和图4B的第二掩模图案52A，并且此后可形成包括暴露一些初级第一孔H1A至H1C的开口OP的第三掩模图案53。各个开口OP可具有在一个方向上延伸的线形状。开口OP可被设置以暴露具有不同深度的初级第一孔H1A至H1C。
随后，可使用第三掩模图案53和硬掩模图案34作为蚀刻阻挡物将层叠物ST蚀刻至预定深度。例如，由于在前面的工艺期间已形成初级第一孔H1A至H1C的三个组G1至G3，所以可蚀刻三个第一材料层31和三个第二材料层32。这样，初级第一孔H1A至H1C可向下延伸，并且对应第一材料层31可通过扩大的初级第一孔H1D至H1F的底部暴露。
参照图6A和图6B，图5A和图5B的开口OP可扩大。例如，可通过蚀刻图5A和图5B的第三掩模图案53的部分来扩大开口OP。开口OP可在一个方向(参照箭头)上扩大，由此可通过扩大的开口OP’另外暴露一些初级第一孔H1A、H1B和H1C。
随后，可使用硬掩模图案34和包括扩大的开口OP’的第三掩模图案53A作为蚀刻阻挡物将层叠物ST蚀刻至预定深度。例如，可蚀刻三个第一材料层31和三个第二材料层32。这样，初级第一孔H1D至H1F可向下延伸，从而可形成初级第一孔H1D至H1I。
参照图7A和图7B，图6A和图6B的开口OP’可扩大。例如，可通过蚀刻图6A和图6B的第三掩模图案53A的部分来扩大开口OP’。开口OP’可在一个方向(参照箭头)上扩大，由此可通过扩大的开口OP”另外暴露一些初级第一孔H1A、H1B和H1C。
随后，可使用硬掩模图案34和包括扩大的开口OP”的第三掩模图案53B作为蚀刻阻挡物将层叠物ST蚀刻至预定深度。例如，可蚀刻三个第一材料层31和三个第二材料层32。这样，初级第一孔H1A至H1I可向下延伸，从而可形成具有不同深度的初级第一孔H1D至H1L。最终，可形成第一孔H1A至H1L。
第三掩模图案53B还可包括开口。扩大开口并将层叠物ST蚀刻至预定深度的操作可重复地执行多次。由于随着开口扩大，初级第一孔H1A至H1C可依次暴露，所以初级第一孔H1A至H1C可延伸至各种深度。
参照图8A和图8B，可去除图7A和图7B的第三掩模图案53B、硬掩模图案34和牺牲图案46以开放所有第一孔H1。由于第一孔H1具有不同的深度，所以可通过第一孔H1的各个底部暴露第一材料层31。
然而，至少一个最上面的第一材料层31可不通过任何第一孔H1的底部暴露。例如，当至少一个最上面的第一材料层31可被提供以形成漏极选择线时，要用于形成漏极选择线的第一材料层31可不通过任何第一孔H1的底部暴露。
参照图9A和图9B，可沿着包括第一孔H1的层叠物ST的轮廓形成保护层39。保护层39可由对第一材料31具有高蚀刻选择性的材料形成。例如，当第一材料层31是氮化物层时，保护层39可以是氧化物层。
随后，可在保护层39上形成蚀刻阻挡层40，此后可在蚀刻阻挡层40上形成牺牲层41。牺牲层41可被形成为填充第一孔H1并且还可形成在层叠物ST的上表面上。蚀刻阻挡层40可包括对牺牲层41具有高蚀刻选择性的材料。例如，蚀刻阻挡层40可包括AL2O3、ZrO等。牺牲层41可包括氧化物层。
参照图10A和图10B，可在各个第一孔H1中形成牺牲图案41A、蚀刻阻挡图案40A、保护图案39A的情况下将图9A和图9B的牺牲层41、蚀刻阻挡层40和保护层39平坦化。可执行平坦化工艺，直至层叠物ST的上表面或第一层间绝缘层33的上表面可暴露。因此，已形成在层叠物ST的上表面上方的蚀刻阻挡层40的部分可被完全去除，并且蚀刻阻挡图案40A可仅形成在各个第一孔H1中。另外，各个保护图案39A可包围对应蚀刻阻挡图案40A的整个表面。限定在各个蚀刻阻挡图案40A内的空间可利用对应牺牲图案41A填充。
随后，可形成穿过层叠物ST的一部分的第一狭缝SL1，此后可形成填充第一狭缝SL1的第二层间绝缘层42。此后，可形成穿过第二层间绝缘层42、第一层间绝缘层33和层叠物ST的第二狭缝SL2。第一狭缝SL1和第二狭缝SL2可被设置为不与第一孔H1交叠。详细地，在可形成第一狭缝SL1和第二狭缝SL2的位置处不存在蚀刻阻挡图案40A。因此，可容易地通过蚀刻工艺形成第一狭缝SL1和第二狭缝SL2。第二狭缝SL2可形成至预定深度，使得所有第一材料层31可暴露。
此后，可通过第二狭缝SL2利用第三材料层47替换图9A和图9B的第一材料层31。例如，可选择性地去除第一材料层31以形成开口，此后可在各个开口中形成第三材料层47。随后，可形成第三层间绝缘层43以填充第二狭缝SL2。
在去除第一材料层31的工艺期间，保护图案39A可在开口中暴露。因此，当不存在保护图案39A时，蚀刻阻挡图案40A可在开口中暴露，因此损坏。然而，根据本公开的实施方式，由于保护图案39A可包围各个蚀刻阻挡图案40A，所以蚀刻阻挡图案40A在各个开口中不会暴露。因此，可防止蚀刻阻挡图案40A损坏。
第三材料层47可以是包含诸如钨的金属的导电层。另外，在形成第三材料层47之前可在开口中形成附加存储器层。存储器层可包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一个，并且包括浮栅、电荷捕获层、硅、氮化物、相变材料、纳米点等。
参照图11A和图11B，可在第三层间绝缘层43上形成第四掩模图案54。第四掩模图案54可包括与第一孔H1交叠的开口。此后，可使用第四掩模图案54作为蚀刻阻挡物蚀刻第三层间绝缘层43、第二层间绝缘层42和牺牲图案41A。这样，可形成第二孔H2，使得蚀刻阻挡图案40A可通过第二孔H2的各个底部暴露。随后，第二孔H2可向下延伸以穿过各个蚀刻阻挡图案40A并暴露各个第三材料层47。例如，可使用第四掩模图案54作为蚀刻阻挡物执行过度蚀刻，从而可暴露第三材料层47。各个第二孔H2可具有小于各个第一孔H1的宽度，并且各个第二孔H2的宽度可从其上端至下端逐渐减小。另外，牺牲图案41A可留在各个第一孔H1中。
第四掩模图案54的一些开口可被设置为不与第一孔H1交叠，并且可通过对应开口形成第二孔H2’。第二孔H2’可被形成为穿过第三层间绝缘层43、第二层间绝缘层42和层叠物ST的一部分。第二孔H2’可具有与要用作漏极选择线的第三材料层47对应的深度。例如，当一个存储器串包括两个漏极选择晶体管时，第二孔H2’可被形成为从层叠物ST的最上端穿过两个第三材料层47。
参照图12A至图12B，可在各个第二孔H2中形成导电层。由此，可形成接触插塞45以与各个第三材料层47电联接。另外，由于可不在接触插塞45’的侧壁上形成蚀刻阻挡图案，所以接触插塞45’可与第二孔H2’中暴露的所有第三材料层47电联接。例如，当一个存储器串包括两个漏极选择晶体管时，第二孔H2’中的接触插塞45’可与两个第三材料层47电联接。因此，可对包括在一个存储器串中的多个漏极选择晶体管的栅极施加相同的偏压。
图13是示出根据本公开的实施方式的存储器系统1000的配置的框图。
参照图13，存储器系统1000可包括存储器装置1200和控制器1100。
存储器装置1200可用于存储具有各种数据形式(例如，文本、图形和软件代码)的数据信息。存储器装置1200可以是非易失性存储器。另外，存储器装置1200可具有上面参照图1A至图12B描述的结构，并且可通过上面参照图1A至图12B描述的制造方法来制造。在实施方式中，存储器装置1200可包括：层叠物，其包括交替地层叠的导电层和绝缘层；接触插塞，其穿过层叠物至不同的深度；蚀刻阻挡图案，其包围接触插塞的各个侧壁；以及保护图案，其包围各个蚀刻阻挡图案。接触插塞可穿过各个蚀刻阻挡图案和各个保护图案，并与各个导电层电联接。存储器装置1200的结构及其制造方法与上面所述相同；因此，其详细描述将被省略。
控制器1100可联接至主机Host和存储器装置1200。控制器1100可响应于来自主机Host的请求访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读、写、擦除和后台操作。
控制器1100可包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误纠正块(ECC)电路1140、存储器接口1150。
RAM 1110可用作CPU 1120的操作存储器、存储器装置1200与主机Host之间的高速缓冲存储器、存储器装置1200与主机Host之间的缓冲存储器等。作为参考，RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120可控制控制器1100的总体操作。例如，CPU 1120可被配置为操作存储在RAM 1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可被配置为与主机Host接口。例如，控制器1100可被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-e)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子器件(IDE)协议、私有协议等的各种接口协议中的至少一个来与主机Host通信。
ECC电路1140可使用错误纠正块(ECC)来检测并纠正从存储器装置1200读取的数据中的错误。
存储器接口1150可被配置为与存储器装置1200接口。例如，存储器接口1150可包括NAND接口或NOR接口。
作为参考，控制器1100还可包括用于暂时地存储数据的缓冲存储器(未示出)。缓冲存储器可用于暂时地存储要从主机接口1130到外部装置接收的数据或者要从存储器接口1150到存储器装置1200接收的数据。另外，控制器1100还可包括存储用于与主机Host接口的代码数据的只读存储器(ROM)。
由于根据实施方式的存储器系统1000可包括具有改进的集成度和特性的存储器装置1200，所以存储器系统1000的集成度和特性也可改进。
图14是示出根据本公开的实施方式的存储器系统1000’的配置的框图。下面，重复描述如果被认为冗余则将被省略。
参照图14，存储器系统1000’可包括存储器装置1200’和控制器1100。控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误纠正块(ECC)电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器。另外，存储器装置1200’可具有上面参照图1A至图12B描述的结构，并且可通过上面参照图1A至图12B描述的制造方法制造。在实施方式中，存储器装置1200’可包括：层叠物，其包括交替地层叠的导电层和绝缘层；接触插塞，其穿过层叠物至不同的深度；蚀刻阻挡图案，其包围接触插塞的各个侧壁；以及保护图案，其包围各个蚀刻阻挡图案。接触插塞可穿过各个蚀刻阻挡图案和各个保护图案，并与各个导电层电联接。存储器装置1200’的结构及其制造方法与上面所述相同；因此其详细描述将被省略。
另外，存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可被分成多个组。所述多个组可被配置为通过第一至第k通道CH1至CHk与控制器1100通信。各个组的存储器芯片可通过公共信道与控制器1100通信。作为参考，存储器系统1000’可被修改，使得各个单个存储器芯片联接至对应单个通道。
如上所述，由于根据实施方式的存储器系统1000’可包括具有改进的集成度和特性的存储器装置1200’，所以存储器系统1000’的集成度和特性也可改进。具体地，根据本实施方式的存储器装置1200’可由多芯片封装形成，由此数据存储容量及其操作速度可增强。
图15是示出根据本公开的实施方式的计算系统2000的配置的框图。下面，重复描述如果被认为冗余则将被省略。
参照图15，计算系统2000可包括存储器装置2100、中央处理单元(CPU)2200、随机存取存储器(RAM)2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100可存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100可通过系统总线2600电联接至CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可经由控制器(未示出)联接至系统总线2600，或者另选地，直接联接至系统总线2600。当存储器装置2100直接联接至系统总线2600时，控制器的功能可由CPU 2200、RAM 2300等执行。
存储器装置2100可以是非易失性存储器。另外，存储器装置2100可具有上面参照图1A至图12B描述的结构，并且可通过上面参照图1A至图12B描述的制造方法制造。在实施方式中，存储器装置2100可包括：层叠物，其包括交替地层叠的导电层和绝缘层；接触插塞，其穿过层叠物至不同的深度；蚀刻阻挡图案，其包围接触插塞的各个侧壁；以及保护图案，其包围各个蚀刻阻挡图案。接触插塞可穿过各个蚀刻阻挡图案和各个保护图案并与各个导电层电联接。存储器装置2100的结构及其制造方法与上面所述相同；因此其详细描述将被省略。
如上面参照图14所描述的，存储器装置2100可以是利用多个存储器芯片配置的多芯片封装。
具有上述配置的计算系统2000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种元件之一、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置等来提供。
如上所述，由于计算系统2000可包括具有改进的集成度和特性的存储器装置2100，所以计算系统2000的特性也可改进。
图16是示出根据本公开的实施方式的计算系统3000的框图。
参照图16，计算系统3000可包括具有操作系统3200、应用3100、文件系统3300、转换层3400等的软件层。另外，计算系统3000可包括诸如存储器装置3500的硬件层。
操作系统3200可管理计算系统3000的软件资源和硬件资源等并且可通过中央处理单元(CPU)控制程序执行。应用3100可以是在计算系统3000中执行的各种应用程序，并且可以是由操作系统3200执行的实用程序。
文件系统3300可指用于控制存在于计算系统3000中的数据、文件等的逻辑结构，并且可根据给定规则来组织要存储在存储器装置3500等中的文件或数据。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，如果操作系统3200是Microsoft的Windows系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。如果操作系统3200是Unix/Linux系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
尽管在附图中操作系统3200、应用3100和文件系统3300由单独的块表示，应用3100和文件系统3300可被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400可将地址转换成适合于存储器装置3500的形式。例如，转换层3400可将由文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址的映射信息可被存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链接层(ULL)等。
存储器装置3500可以是非易失性存储器。另外，存储器装置3500可具有上面参照图1A至图12B描述的结构，并且可通过上面参照图1A至图12B描述的制造方法制造。在实施方式中，存储器装置3500可包括：层叠物，其包括交替地层叠的导电层和绝缘层；接触插塞，其穿过层叠物至不同的深度；蚀刻阻挡图案，其包围接触插塞的各个侧壁；以及保护图案，其包围各个蚀刻阻挡图案。接触插塞可穿过各个蚀刻阻挡图案和各个保护图案并与各个导电层电联接。存储器装置3500的结构及其制造方法与上面所述相同；因此其详细描述将被省略。
具有上述配置的计算系统3000可被分为在较高级别区域中实现的操作系统层和在较低级别区域中实现的控制器层。应用3100、操作系统3200和文件系统3300可被包括在操作系统层中，并且可由计算系统3000的操作存储器驱动。转换层3400可被包括在操作系统层或控制器层中。
如上所述，由于根据实施方式的计算系统3000可包括具有改进的集成度和特性的存储器装置3500，所以计算系统3000的特性也可改进。
本公开可提供具有稳定的结构和改进的可靠性的半导体装置。在制造半导体装置时，可方便制造工艺，并且可简化其过程，并且可降低制造成本。
本文已公开了实施方式的示例，尽管采用了特定术语，但是术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年3月30日提交的韩国专利申请号10-2017-0040558的优先权，其完整公开通过引用并入本文。