本发明涉及一种存储器元件，尤其是涉及一种静态随机存取存储器元件。
背景技术：
随机存取存储器(RAM：Random Access Memory)使用时可以读取数据也可以写入数据，当电源关闭以后数据立刻消失。由于随机存取存储器的数据更改容易，所以一般应用在个人电脑做为暂时存储数据的存储器。随机存取存储器又可以细分为“动态(Dynamic)”与“静态(Static)”两种。
“动态随机存取存储器(DRAM：Dynamic RAM)”是以1个晶体管加上1个电容来存储1个位(1bit)的数据，而且使用时必须要周期性地补充电源来保持存储的内容，故称为“动态(Dynamic)”。动态随机存取存储器构造较简单(1个晶体管加上1个电容来存储1个位的数据)使得存取速度较慢(电容充电放电需要较长的时间)，但是成本也较低，因此一般都制作成对容量要求较高但是对速度要求较低的存储器，例如：个人电脑主机板上通常使用的主存储器(main memory)。
“静态随机存取存储器(SRAM：Static RAM)”是以6个晶体管来存储1个位(1bit)的数据，而且使用时不需要周期性地补充电源来保持存储的内容，故称为“静态(Static)”。SRAM的构造较复杂(6个晶体管存储1个位的数据)使得存取速度较快，但是成本也较高，因此一般都制作成对容量要求较低但是对速度要求较高的存储器，例如：个人电脑的中央处理器(CPU)内建256KB或512KB的快取存储器(Cache Memory)。由于中央处理器的速度决定了电脑运算数据及处理信息的快慢，主存储器的容量则决定了电脑可以存储信息的多少，因此快取存储器是用来存储一些经常使用到的信息，把这些经常用到的信息放在速度较快的快取存储器中可以使中央处理器很快的取得这些信息，而不需要再到速度较慢的主存储器中去寻找，如此一来可使中央处理器处理的速度加快。
技术实现要素：
本发明提出一种静态随机存取存储器元件，其加入电阻切换装置电连接静态随机存取存储器单元，能改善读写干扰并减少软错误的错误率(SER，Soft Error Rate)。
本发明提供一种静态随机存取存储器元件，其特征在于，包含二基体接触插塞以及二电阻切换装置。基体接触插塞设置于一晶片中且自晶片的一背面暴露出，其中基体接触插塞在晶片中经由金属内连线结构电连接一静态随机存取存储器单元。电阻切换装置自晶片的背面分别连接基体接触插塞。
本发明提供一种形成静态随机存取存储器元件的方法，其特征在于，包含下述步骤。首先，提供一晶片，晶片具有二基体接触插塞自晶片的一背面暴露出，且具有金属内连线结构电连接基体接触插塞至一静态随机存取存储器单元。接着，形成二电阻切换装置自晶片的背面分别连接基体接触插塞。
基于上述，本发明提出一种静态随机存取存储器元件，其加入二电阻切换装置，并以一晶片中崁入的二基体接触插塞分别电连接电阻切换装置及晶片中的一静态随机存取存储器单元，能减少漏电，改善读写干扰，降低软错误的错误率(SER，Soft Error Rate)。
附图说明
图1为本发明一实施例的静态随机存取存储器元件的剖面示意图；
图2为本发明一实施例的电阻切换装置的剖面示意图；
图3为本发明一实施例的静态随机存取存储器元件的电路图；
图4为本发明一实施例的静态随机存取存储器元件的俯视示意图。
主要元件符号说明
10：晶片
12、14：内连线结构
20、30、40、50：电阻切换装置
22、32、42、52：第一电极
24、34、44、54：电阻切换材料层
26、36、46、56：第二电极
100：静态随机存取存储器元件
110：基底
112：氧化层
114：顶层
120：静态随机存取存储器单元
120a：静态随机存取存储器电路
130、140、5a、5b、5c：介电层
132、134：基体接触插塞
136、137、138、139：接触插塞
150：金属内连线结构
152：第一金属层
154：第二金属层
156：第三金属层
NC：节点
N1：第一存储节点
N2：第二存储节点
PD1：第一降压晶体管
PL1：第一升压晶体管
PG1：第一通道晶体管
PD2：第二降压晶体管
PL2：第二升压晶体管
PG2：第二通道晶体管
S1：背面
S2：正面
T21、T31：第一连接端
T22、T32：第二连接端
W：宽度
具体实施方式
图1绘示本发明一实施例的静态随机存取存储器元件的剖面示意图。如图1所示，提供一晶片10。晶片10包含一基底110，其中基底110具有一背面S1以及一正面S2。基底110可例如为一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。在本实施例中，基底110为一硅覆绝缘(silicon-on-insulator，SOI)基底，因而由下而上具有一底材(未绘示，将在后续倒置并薄化晶片10时移除)、一氧化层112以及一顶层114。本实施例中的顶层114为一硅层，且其厚度约为500埃(angstroms)，但本发明不以此为限。接着，在基底110的正面S2上形成一静态随机存取存储器单元120，此静态随机存取存储器单元120即由六个晶体管所组成，其可为二个通道晶体管(PG MOSFET)、二个降压晶体管(PD MOSFET)以及二个升压晶体管(PL MOSFET)，形成静态随机存取存储器单元120的方法为本领域所熟知，故不再赘述。
接续，覆盖一介电层130于静态随机存取存储器单元120以及基底110上，再自基底110的正面S2形成二基体接触插塞132/134于介电层130中并贯穿氧化层112以及顶层114。介电层130可例如为一层间介电层(inter dielectric layer,ILD)，其由氧化物所组成，而基体接触插塞132/134可例如由铜、铝或钨等导电材料所组成。基体接触插塞132/134的宽度W可例如为100纳米，但本发明不以此为限。本实施例中，基体接触插塞132/134与直接连接静态随机存取存储器单元120的各六个晶体管的接触插塞136/137/138/139(为简化说明本实施例的图示仅绘示四个)一并同时形成，能简化制作工艺。因此，基体接触插塞132/134与接触插塞136/137/138/139具有相同材料，即由铜、铝或钨等导电材料所组成；并且，基体接触插塞132/134的顶面与接触插塞136/137/138/139的顶面齐平，但本发明不以此为限。形成基体接触插塞132/134与接触插塞136/137/138/139的方法可例如为先分别蚀刻欲形成基体接触插塞132/134与接触插塞136/137/138/139的凹槽，再同时填入导电材于凹槽中以同时形成基体接触插塞132/134与接触插塞136/137/138/139，但本发明不以此为限。
继之，形成一介电层140覆盖基体接触插塞132/134、接触插塞136/137/138/139及介电层130，其中一金属内连线结构150形成于介电层140中。在本实施例中，介电层140为一层间金属介电层(inter-metal dielectric layer)，可例如由氧化物组成，但本发明不以此为限。金属内连线结构150则可例如由铜或钨等金属所组成。本实施例的金属内连线结构150至少由下而上包含一第一金属层(metal 1)152、一第二金属层(metal 2)154以及一第三金属层(metal 3)156。基体接触插塞132/134则直接物理性连接金属内连线结构150的一第一金属层152。可应用双镶嵌等制作工艺形成金属内连线结构150于介电层140中。
如此一来，本发明则形成一晶片10，其包含二基体接触插塞132/134以及金属内连线结构150，且金属内连线结构150电连接基体接触插塞132/134至一静态随机存取存储器单元120。在此强调，以上包含形成基体接触插塞132/134以及金属内连线结构150的制作工艺都由基底110的正面S2形成。
续之，倒置并薄化晶片10以去除前述的底材(未绘示)而暴露氧化层112。如此一来，贯穿氧化层112的基体接触插塞132/134则由晶片10背面S1(或者基底110的背面S1)暴露出。
以下再由晶片10的背面S1分别将二电阻切换装置20/30连接基体接触插塞132/134。详细而言，可先覆盖一介电层5a于晶片10的背面S1，并再图案化介电层5a以形成内连线结构12/14于介电层5a中，其中形成内连线结构12/14的方法可例如为双镶嵌等制作工艺。然后，可经由多次覆盖并图案化介电层以及填入电阻切换装置20/30各层的方式，以形成一介电层5b于介电层5a上，以及电阻切换装置20/30于介电层5b中。各电阻切换装置20/30可例如包含一第一电极22/32、一第二电极26/36以及一电阻切换材料层24/34夹置于第一电极22/32及第二电极26/36之间。电阻切换装置20/30可包含相位变化装置(phase change device,PCD)，但本发明非限于此。第一电极22/32及一第二电极26/36可例如为铝(Aluminum,Al)、铜(Copper,Cu)、铂(Platinum,Pt)、钽(Tantalum,Ta)或氮化钽(Tantalum Nitride,TaN)等导电材料，但本发明不以此为限；电阻切换材料层24/34则可为一锗碲材料(GeTe)层或一硒锑碲(SeSbTe)材料层等，但本发明不以此为限。之后，覆盖一介电层5c于介电层5b上，并再图案化介电层5c以形成内连线结构16于介电层5c中并覆盖介电层5c，使电阻切换装置20/30互相电连接。
在本实施例中，电阻切换材料层24/34为一平面材料层，但在其他实施例中，电阻切换材料层24/34可例如为一非平面材料层。图2绘示本发明一实施例的电阻切换装置的剖面示意图。图2的各电阻切换装置40/50包含一第一电极42/52、一第二电极46/56以及一电阻切换材料层44/54夹置于第一电极42/52及第二电极46/56之间，而电阻切换材料层44/54为非平面的电阻切换材料层。图2的电阻切换装置40/50仅为本发明的非平面的电阻切换装置的一实施态样，但本发明也可包含其他非平面的电阻切换装置。
如此一来，则可形成一静态随机存取存储器元件100，其具有二电阻切换装置20/30分别以基体接触插塞132/134电连接静态随机存取存储器单元120。图3则绘示本发明一实施例的静态随机存取存储器元件的电路图。图1的静态随机存取存储器单元120具有一静态随机存取存储器电路120a，其中静态随机存取存储器电路120a可包含一第一存储节点N1以及一第二存储节点N2。电阻切换装置20则具有一第一连接端T21以及一第二连接端T22，且电阻切换装置30则具有一第一连接端T31以及一第二连接端T32。电阻切换装置20的第一连接端T21电连接第一存储节点N1，而电阻切换装置30的第一连接端T31电连接第二存储节点N2。电阻切换装置20的第二连接端T22以及电阻切换装置30的第二连接端T32电连接至同一节点NC。如此一来，相较于现有仅有静态随机存取存储器单元，本发明的静态随机存取存储器元件100在读写静态随机存取存储器单元120时，由于电阻切换装置20/30分别电连接第一存储节点N1以及第二存储节点N2，可维持第一存储节点N1以及第二存储节点N2中的存储电荷以避免漏电、减少读取干扰并降低软错误的错误率(SER，Soft Error Rate)、使写入更容易、并提高静态随机存取存储器元件的稳定性。
在此强调，以本发明的图1的方法形成的静态随机存取存储器元件100，电阻切换装置20/30会重叠静态随机存取存储器单元120。图4绘示本发明一实施例的静态随机存取存储器元件的俯视示意图。图1的静态随机存取存储器元件100位于晶片10中，且静态随机存取存储器元件100可包含六个晶体管，分别为一第一通道晶体管PG1、一第一降压晶体管PD1以及一第一升压晶体管PL1对称一第二通道晶体管PG2、一第二降压晶体管PD2以及一第二升压晶体管PL2。基体接触插塞132位于第一通道晶体管PG1、第一降压晶体管PD1以及第一升压晶体管PL 1布局之间，且基体接触插塞134位于第二通道晶体管PG2、第二降压晶体管PD2以及第二升压晶体管PL2布局之间，如图4的上图。并且，基体接触插塞132/134再分别连接电阻切换装置20/30，如图4的下图。因为如图1的晶片10的一正面S3具有密集的多层的金属内连线结构150分布，因而本发明通过将电阻切换装置20/30直接从晶片10的背面S2经由基体接触插塞132/134电连接静态随机存取存储器单元120，则可避开金属内连线结构150，并同时垂直重叠静态随机存取存储器单元120，而能节省静态随机存取存储器元件100的面积。在本发明的实施态样中，可节省静态随机存取存储器元件100的面积达10％～20％。
综上所述，本发明提出一种静态随机存取存储器元件，其加入二电阻切换装置，并以一晶片中崁入的二基体接触插塞分别电连接电阻切换装置及晶片中的一静态随机存取存储器单元，能减少漏电、改善读写干扰、减少软错误的错误率(SER，Soft Error Rate)并提升静态随机存取存储器元件的稳定性。
再者，本发明的电阻切换装置由晶片的背面经由基体接触插塞电连接静态随机存取存储器单元，如此可避开位于晶片正面的金属内连线结构，并同时垂直重叠静态随机存取存储器单元以节省所形成的静态随机存取存储器元件的面积。另外，基体接触插塞可先自晶片的正面与连接各晶体管的接触插塞同时形成，以简化制作工艺及降低制作工艺成本。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。