本申请主张2017年4月10日在韩国知识产权局提交的韩国专利申请第10-2017-0046296号的权益，所述申请的揭露内容以全文引用的方式并入本文中。
技术领域
本发明概念涉及集成电路，且更明确地说涉及具有异质接触件的集成电路和包含所述集成电路的半导体器件。
背景技术：
随着半导体器件变得越来越复杂且越来越小，经由定制设计来设计半导体器件可能受到限制。因此，在设计半导体器件时，可以从根据所要功能制备的大量上层结构来生成满足功能条件的集成电路的布局，例如可以通过放置并布线各种标准单元来生成集成电路的布局。因此，这些标准单元中的每一个可能需要具有适合于通过微小半导体工艺制造的结构，并且需要减小单元尺寸以减少集成电路布局的面积。
技术实现要素：
本发明概念提供具有异质接触件的集成电路，和包含集成电路的半导体器件，所述集成电路具有包含高效放置的异质接触件的布局。
根据本发明概念的方面，提供一种集成电路，其包含：第一有源区域，其在衬底上在第一水平方向上延伸；栅极线，其在第一有源区域上在第二水平方向上延伸，第二水平方向与第一水平方向交叉；源极/漏极区域，其在第一有源区域上形成于栅极线的一侧处；多个导电线，其在与栅极线分离的平面上在第一水平方向上延伸，且包含第一导电线和第二导电线；源极/漏极接触件，其具有连接到源极/漏极区域的底部表面，且包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件；以及栅极接触件，其具有连接到栅极线的底部表面且在竖直方向上延伸，其中上部源极/漏极接触件放置在第一导电线下方，且栅极接触件放置在第二导电线下方。
根据本发明概念的另一方面，提供一种集成电路，其包含：第一有源区域和第二有源区域，其在衬底上在第一水平方向上彼此平行地延伸；多个栅极线，其在第一有源区域和第二有源区域上在第二水平方向上延伸，第二水平方向与第一水平方向交叉；多个源极/漏极区域，其在第一有源区域和第二有源区域上形成于多个栅极线的相应侧处；多个导电线，其在与多个栅极线分离的平面上在第一水平方向上彼此平行地延伸；多个源极/漏极接触件，其各自具有连接到多个源极/漏极区域中的一个的底部表面，且各自在竖直方向上延伸；以及多个栅极接触件，其各自具有连接到多个栅极线中的一个的底部表面，且各自包含在竖直方向上彼此连接的下部栅极接触件和上部栅极接触件，其中多个源极/漏极接触件和多个栅极接触件的上部栅极接触件分别放置在多个导电线下方。
根据本发明概念的另一方面，提供一种集成电路，其包含：第一有源区域和第二有源区域，其在衬底上在第一水平方向上彼此平行地延伸；多个栅极线，其设置在第一有源区域和第二有源区域上且在与第一水平方向交叉的第二水平方向上延伸；多个源极/漏极区域，其在第一有源区域和第二有源区域上形成于多个栅极线的相应侧处；多个导电线，其在多个栅极线上方且与多个栅极线分离的平面上在第一水平方向上彼此平行地延伸；多个源极/漏极接触件，其各自具有连接到多个源极/漏极区域中的一个的底部表面，且各自在竖直方向上延伸；以及多个栅极接触件，其各自具有连接到多个栅极线中的一个的底部表面，且在竖直方向上延伸，其中集成电路更包含以下中的至少一个：多个栅极接触件中的每一个包含在竖直方向上彼此连接的下部栅极接触件和上部栅极接触件；且多个源极/漏极接触件中的每一个包含在竖直方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件。
附图说明
从以下结合附图进行的详细描述中将更清楚地理解本发明概念的示范性实施例，在附图中：
图1A说明根据本发明概念的示范性实施例的集成电路的布局，且图1B和1C各自说明根据本发明概念的示范性实施例的集成电路沿着图1A的线X1-X1'截取的横截面的实例。
图2A说明根据本发明概念的示范性实施例的集成电路的布局，且图2B说明沿着图2A的线X2-X2'截取的集成电路的横截面。
图3A说明根据比较例的集成电路的布局，且图3B说明沿着图3A的线X3-X3'截取的集成电路的横截面。
图4说明根据本发明概念的示范性实施例的标准单元。
图5和6各自说明根据本发明概念的示范性实施例的标准单元。
图7说明根据本发明概念的示范性实施例的标准单元。
图8A说明根据本发明概念的示范性实施例的集成电路的布局，且图8B说明根据本发明概念的示范性实施例的集成电路沿着图8A的线X8-X8'截取的横截面的实例。
图9A说明根据比较例的标准单元，且图9B说明根据本发明概念的示范性实施例的标准单元。
图10A说明根据比较例的标准单元，且图10B说明根据本发明概念的示范性实施例的标准单元。
图11是设计根据本发明概念的示范性实施例的具有异质接触件的集成电路的布局的方法的流程图。
图12是说明根据本发明概念的示范性实施例的芯片上系统(system on chip；SoC)的框图。
由于图1到12中的图式预期用于说明性目的，因此图式中的元件未必按比例绘制。举例来说，为了清楚起见，元件中的一些可能被放大或夸大。
具体实施方式
图1A说明根据本发明概念的示范性实施例的集成电路10的布局。图1B和1C各自说明根据本发明概念的示范性实施例的集成电路10沿着图1A的线X1-X1'截取的横截面的实例。更详细地说，图1A是具有X轴和Y轴的平面在集成电路10的布局中的平面图，且图1B和1C是集成电路10的布局沿着图1A的线X1-X1'截取的横截面图，其中横截面方向(平面)与Z轴平行。在本申请中，具有X轴和Y轴的平面可以被称为水平面，并且相对于另一元件放置在+Z方向上的元件可以被描述为在另一元件上方，且相对于另一元件放置在-Z方向上的元件可以被描述为在另一元件下方。另外，来自元件的表面当中且在+Z方向上的表面可以被称为元件的顶部表面，在-Z方向上的表面可以被称为元件的底部表面，且在X轴方向或Y轴方向上的表面可以被称为元件的侧表面。X轴方向可以被称为第一水平方向，Y轴方向可以被称为第二水平方向，且第二水平方向与第一水平方向交叉。
参考图1A到1C，有源区域AC在表面平行于水平面的衬底SUB上在X轴方向上延伸。有源区域AC可以包含例如硅(Si)或锗(Ge)的半导体，或例如锗化硅(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体。有源区域AC可以包含例如掺杂有杂质的阱的导电区域和掺杂有杂质的结构。栅极线GL1到GL4可以在有源区域AC上在Y轴方向上延伸，且源极/漏极区域SD可以在有源区域AC中形成于栅极线GL1到GL4中的每一个的一侧处。导电线W1和W2可以在与栅极线GL1到GL4分离的平面上在X轴方向上延伸，其中所述平面可以在栅极线GL1到GL4上方。导电线W1和W2(可以被称为局部互连件)可以互连放置在不同位置处的接触件，且可以连接到导电线W1和W2的上部图案。
如图1B中所说明，源极/漏极接触件CA1可以具有连接到源极/漏极区域SD的底部表面，且可以包含在Z轴方向(或竖直方向)上彼此连接的下部源极/漏极接触件CAL1和上部源极/漏极接触件CAH1。由于存在下部源极/漏极接触件CAL1和上部源极/漏极接触件CAH1，源极/漏极接触件CA1可以在上部源极/漏极接触件CAH1部分中具有减小的水平横截面积。举例来说，当一体式形成的接触件的深度(即，在Z轴方向上的长度)增大时，顶部表面与底部表面的面积比增大，因此，不同于图1B中所说明的方式，当源极/漏极接触件CA1在Z轴方向上从源极/漏极区域SD的顶部表面延伸到导电线W2的底部表面时，源极/漏极接触件CA1可以具有如使用虚线DA所说明的轮廓。上部源极/漏极接触件CAH1可以放置在导电线W2下方并连接到所述导电线，且栅极接触件CB1可以放置在导电线W1下方并连接到所述导电线，如图1B中所示。并且，如图1B中所说明，下部源极/漏极接触件CAL1的顶部表面大于下部源极/漏极接触件CAL1底部表面，且高源极/漏极接触件CAH1的顶部表面大于较高的源极/漏极接触件CAH1的底部表面。当下部源极/漏极接触件CAL1和较高的源极/漏极接触件CAH1具有相同或类似的侧壁斜率时，为将较高的源极/漏极接触件CAH1的侧壁约束在虚线DA内，下部源极/漏极接触件CAL1的顶部表面大于较高的源极/漏极接触件CAH1的底部表面。
由于源极/漏极接触件CA1在上部部分中的水平横截面积减小，可以防止可能在源极/漏极接触件CA1与邻近栅极接触件之间存在的桥接(或如下文参考图3B将描述的接触件相互桥接)。另外，因为免除了存在桥接的风险，所以源极/漏极接触件CA1和/或栅极接触件的放置自由度可增大，例如如图1A到1C中所说明，栅极接触件CB1可以放置在有源区域AC上方。
因为在各自具有连接到源极/漏极区域SD的底部的下部源极/漏极接触件CAL2和CAL3处并未放置待连接的上部源极/漏极接触件，所以对于下部源极/漏极接触件CAL2和CAL3中的每一个，可能未形成连接源极/漏极区域SD与导电线W1或W2的源极/漏极接触件。另外，在本发明概念的示范性实施例中，可以省略并未在集成电路10中连接到上部源极/漏极接触件的下部源极/漏极接触件CAL2和CAL3。如图1A到1C中所说明，在本申请的图式中，放置源极/漏极接触件(例如，源极/漏极接触件CA1)，以互连源极/漏极区域SD与上层图案(例如，导电线W2)所处的点可以被标记为‘★’。
栅极线GL1到GL4可以包含功含数金属层和间隙填充金属层。举例来说，功含数金属层可以包含以下金属中的至少一个：钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)，且间隙填充金属层可以形成为钨(W)层或铝(Al)层。在本发明概念的示范性实施例中，栅极线GL1到GL4可以包含碳化钛铝/氮化钛/钨(TiAlC/TiN/W)的堆叠结构、氮化钛/氮化钽/碳化钛铝/氮化钛/钨(TiN/TaN/TiAlC/TiN/W)的堆叠结构或氮化钛/氮化钽/氮化钛/碳化钛铝/氮化钛/钨(TiN/TaN/TiN/TiAlC/TiN/W)的堆叠结构。
栅极接触件CB1可以具有连接到栅极线GL3的底部表面，且可以在Z轴方向上延伸。在本发明概念的示范性实施例中，如图1B中所说明，栅极接触件CB1可以形成为一个主体。也就是说，图1B的栅极接触件CB1可能并非是从由蚀刻工艺分隔的至少两个沉积工艺形成。在本发明概念的示范性实施例中，如图1C中所说明，栅极接触件CB1可以包含在Z轴方向上彼此连接的下部栅极接触件CBL1和上部栅极接触件CBH1。如图1C中用虚线DB所说明，相比于图1B的形成为一个主体的栅极接触件CB1，图1C的包含下部栅极接触件CBL1和上部栅极接触件CBH1的栅极接触件CB1可以在上部栅极接触件CBH1部分中具有减小的水平横截面积。如图1A到1C中所说明，在本申请的图式中，放置图1B的栅极接触件(例如，栅极接触件CB1)或图1C的上部栅极接触件(例如，上部栅极接触件CBH1)，以互连栅极接触件CB1与上层图案(例如，导电线W1)所处的点可以被标记为‘◆’。上部源极/漏极接触件CAH1可以放置在导电线W2下方并连接到所述导电线，且上部栅极接触件CBH1可以放置在导电线W1下方并连接到所述导电线，如图1C中所示。并且，如图1C中所说明，下部栅极接触件CBL1的顶部表面大于下部栅极接触件CBL1的底部表面，且较高的栅极接触件CBH1的顶部表面大于较高的栅极接触件CBH1的底部表面。当下部栅极接触件CBL1和较高的栅极接触件CBH1具有相同或类似的侧壁斜率时，为将较高的栅极接触件CBH1的侧壁约束在虚线DB内，下部栅极接触件CBL1的顶部表面大于较高的栅极接触件CBH1的底部表面。
在本发明概念的示范性实施例中，如图1C中所说明，下部源极/漏极接触件CAL1和下部栅极接触件CBL1可以在Z轴方向上延伸到不同层级。也就是说，下部源极/漏极接触件CAL1的顶部表面和下部栅极接触件CBL1的顶部表面可以处在不同层级的平面处。在本发明概念的示范性实施例中，不同于图1C中所说明的方式，下部源极/漏极接触件CAL1和下部栅极接触件CBL1可以各自在Z轴方向上延伸到处在相同层级的平面。
在本发明概念的示范性实施例中，集成电路可以具有类似于图1C中所示结构的某一部分，例如栅极接触件CB1可以包含在Z轴方向上彼此连接的下部栅极接触件CBL1和上部栅极接触件CBH1，且集成电路可以具有不同于图1C中所示结构的某一部分，例如源极/漏极接触件CA1可以形成为一个主体。并且，在本发明概念的示范性实施例中，集成电路可以包含以下接触件中的至少一个：多个栅极接触件(例如，CB1)中的每一个，其具有在竖直方向上连接到上部栅极接触件(例如，CBH1)的下部栅极接触件(例如，CBL1)；和多个源极/漏极接触件(例如，CA1)中的每一个，其具有在竖直方向上连接到上部源极/漏极接触件(例如，CAH1)的下部源极/漏极接触件(例如，CAL1)。
根据本发明概念的示范性实施例，集成电路10可以包含在一个方向上彼此平行的多个导电线，且源极/漏极接触件和/或栅极接触件可以连接到所述多个导电线。举例来说，如图1A中所说明，导电线W1和W2可以在X轴方向上延伸，源极/漏极接触件CA1可以在点‘★’处连接到导电线W2，且栅极接触件CB1可以在点‘◆’处连接到导电线W1。因此，可以基于一定规则来放置在集成电路10中具有更大放置自由度的源极/漏极接触件和栅极接触件，且结果，集成电路10可以具有简单且高效的工艺结构布局。如上文所描述，源极/漏极接触件和栅极接触件(包含上部源极/漏极接触件和/或上部栅极接触件)可以具有放置在不同层级处的底部表面或可以具有不同竖直结构，从而使得源极/漏极接触件和栅极接触件可以被称为‘异质接触件’。
图2A说明根据本发明概念的示范性实施例的集成电路20的布局。图2B说明集成电路20沿着图2A的线X2-X2'截取的横截面。更详细地说，图2A是具有X轴和Y轴的平面在集成电路20的布局中的平面图，且图2B是集成电路20的布局沿着图2A的线X2-X2'截取的横截面图，其中横截面方向(平面)与Z轴平行。在下文中，将针对图1A到1C中的集成电路10的描述，省略对图2A和2B中的集成电路20的相同描述。
参考图2A和2B，源极/漏极接触件CA1可以形成为一个主体，栅极接触件CB1可以包含在Z轴方向上彼此连接的下部栅极接触件CBL和上部栅极接触件CBH1，且栅极接触件CB2可以包含在Z轴方向上彼此连接的下部栅极接触件CBL和上部栅极接触件CBH2。如图2B中所说明，下部栅极接触件CBL可以连接到两个栅极线GL3和GL4，且两个上部栅极接触件CBH1和CBH2可以在Z轴方向上从下部栅极接触件CBL的顶部表面分别延伸到导电线W1a和W1b的底部表面，并分别连接到导电线W1a和W1b。
图3A说明根据比较例的集成电路30的布局。图3B说明集成电路30沿着图3A的线X3-X3'截取的横截面。更详细地说，图3A是具有X轴和Y轴的平面在集成电路30的布局中的平面图，且图3B是集成电路30的布局沿着图3A的线X3-X3'截取的横截面图，其中横截面方向(平面)与Z轴平行。在图3A和3B的集成电路30中，连接源极/漏极区域与导电线的源极/漏极接触件可以形成为一个主体，这不同于图1A到1C中所说明的内容。
参考图3A和3B，有源区域AC可以在衬底SUB上在X轴方向上延伸，栅极线GL1到GL4可以在有源区域AC上在Y轴方向上延伸，且源极/漏极区域SD可以在有源区域AC上形成于栅极线GL1到GL4中的每一个的一侧处。另外，导电线W1和W2可以在与栅极线GL1到GL4分离的平面上在X轴方向上延伸。
在图3A和3B的比较例中，源极/漏极接触件形成为一个主体，且栅极接触件形成为一个主体，使得在源极/漏极接触件(例如，CA2'或CA3')与栅极接触件(例如，CB1')之间可能存在桥接。这是由于源极/漏极接触件(例如，CA2'或CA3')和栅极接触件(例如，CB1')的顶部表面的水平横截面积较大。如图3A中所示，源极/漏极接触件CA1'和CA2'连接到导电线W2，且源极/漏极接触件CA3'连接到导电线W1。如图3B中所说明，底部表面连接到栅极线GL3且顶部表面连接到导电线W1的栅极接触件CB1'可以在导电线W1的底部表面的外围中极接近于源极/漏极接触件CA2'和CA3'，使得在栅极接触件CB1'与源极/漏极接触件CA2'或CA3'之间可能存在桥接。因为栅极接触件CB1'和源极/漏极接触件CA3'都连接到导电线W1，所以存在于栅极接触件CB1'与源极/漏极接触件CA3'之间的桥接不会在集成电路30中带来功能错误。另一方面，存在于栅极接触件CB1'与源极/漏极接触件CA2'之间的桥接可能在集成电路30中的不同网络(net)中带来短路，使得桥接可能在集成电路30中带来功能错误或泄漏电流。
在图3A和3B的比较例中，栅极接触件可以不放置在有源区域AC上，以便防止形成接触件相互桥接，且可以在水平方向(例如，第二水平方向)上与有源区域AC分离预定距离。因此，集成电路30的布局可能需要额外空间以用于在有源区域之间放置栅极接触件，使得集成电路30的布局的面积可能增大。另外，由于栅极接触件CB1'的放置自由度减小，集成电路30的布局可能具有复杂的结构。
图4说明根据本发明概念的示范性实施例的标准单元C04。更详细地说，图4是具有X轴和Y轴的平面在标准单元C04中的平面图。
标准单元是包含在集成电路(例如，图1A的集成电路10)中的布局单元，且集成电路可以包含多个各种标准单元。标准单元可以具有基于预定义标准的结构。举例来说，标准单元可以具有高度(即，Y轴方向上的长度)，且可以包含基于预定规则放置在标准单元中的栅极线和有源区域。图4将标准单元C04说明为实例，但本发明概念不限于此。举例来说，标准单元可以在X轴方向上具有不同于图4中所说明长度的长度，和/或可以包含数个栅极线，其中所述数目不同于图4中所说明的数目。
参考图4，标准单元C04可以包含在X轴方向上延伸且彼此分离的第一有源区域AC1和第二有源区域AC2，且可以包含在Y轴方向上延伸的栅极线GL1到GL4，所述栅极线设置在第一有源区域AC1和第二有源区域AC2上且与所述有源区域交叉。另外，标准单元C04可以包含在与栅极线GL1到GL4分离的平面上在X轴方向上延伸的导电线W1到W7，其中所述平面可以在栅极线GL1到GL4上方。另外，如上文参考图1A到1C所描述，源极/漏极接触件和/或栅极线接触件可以连接到导电线W1到W7。
第一有源区域AC1和第二有源区域AC2可以具有不同的导电类型。举例来说，第一有源区域AC1可以由n型半导体形成，以便形成具有栅极线GL1到GL4的p沟道金属氧化物半导体场效应晶体管(PMOS晶体管)，且第二有源区域AC2可以由p型半导体形成，以便形成具有栅极线GL1到GL4的n沟道金属氧化物半导体场效应晶体管(NMOS晶体管)。以此方式，具有不同导电类型的第一有源区域AC1和第二有源区域AC2可以彼此分离至少预定距离，以便防止半导体制造工艺中出现问题，和/或防止分别形成于第一有源区域AC1和第二有源区域AC2中的晶体管的功能减退。所述问题可以是形成上文所描述的接触件相互桥接，或者可以是其它问题。晶体管的功能减退可能是由于在集成电路中的不同网络当中发生的短路，所述短路会导致晶体管发生功能错误，或者可以是其它减退。第一有源区域AC1与第二有源区域AC2之间的最小距离可以被称为有源至有源最小空间(active-to-active minimum space)。有源至有源最小空间可以由设计规则在设计集成电路时界定，从而使得集成电路的布局或标准单元可以被设计成满足设计规则。也就是说，图4的Y42(其是第一有源区域AC1与第二有源区域AC2之间的距离)可以等于或大于有源至有源最小空间。
参考图4，考虑到可以放置在标准单元C04的+Y方向上的另一标准单元和可以放置在标准单元C04的-Y方向上的另一标准单元，标准单元C04可以满足设计规则，使得第一有源区域AC1可以在Y轴方向上与标准单元C04的处在+Y方向上的边界分离有源至有源最小空间的一半。也就是说，图4的Y41可以与有源至有源最小空间的一半相同。类似地，第二有源区域AC2也可以在-Y方向上与标准单元C04的边界分离有源至有源最小空间的一半，且图4的Y43可以与有源至有源最小空间的一半相同。
在图3A和3B的比较例中，栅极接触件可以不放置在有源区域AC上，以便防止形成接触件相互桥接，使得标准单元中的栅极接触件可以放置在有源区域AC之间的区域上方。另外，为了另外防止可能存在于放置在有源区域AC上方的源极/漏极接触件与栅极接触件之间的桥接，在图3A和3B的比较例中，栅极接触件可以在水平方向(例如，第二水平方向)上与有源区域AC分离预定距离。在栅极接触件放置在有源区域AC之间的区域上方的标准单元中，有源区域AC可以是分离的，以相对于在Y轴方向上对准的PMOS晶体管和NMOS晶体管中的每一个提供用于栅极接触件的空间，其中在所述晶体管之间并不共享栅极，使得有源区域AC可以进一步分离大于有源至有源最小空间的空间。也就是说，为防止形成接触件相互桥接，图3A和3B的比较例中的布局可能需要更大的面积，且可能具有更复杂的结构。
另外，由于根据本发明概念的当前示范性实施例的源极/漏极接触件和栅极接触件的放置自由度增大，标准单元中的有源区域可以彼此分离有源至有源最小空间。如上文参考图1A到1C、2A和2B所描述，因为栅极接触件可以放置在有源区域上方，并去除源极/漏极接触件与栅极接触件之间的最小距离，所以标准单元中的有源区域可以彼此分离有源至有源最小空间。也就是说，在图4的标准单元C04中，第一有源区域AC1和第二有源区域AC2可以彼此分离有源至有源最小空间，且图4的Y42可以与有源至有源最小空间相同。因此，标准单元C04在Y轴方向上的长度可以减小，使得包含多个标准单元的集成电路的布局可以具有减小的面积。图4的上文所描述标准单元C04可以具有异质接触件，从而使得可以防止形成接触件相互桥接，且结果，栅极接触件可以放置在有源区域上方，如上文参考图1A到1C、2A和2B所描述。
如图4中所说明，由于根据本发明概念的当前示范性实施例的源极/漏极接触件和栅极接触件的放置自由度增大，在标准单元C04中连接到源极/漏极接触件和/或栅极接触件的导电线W1到W7可以在一个方向(即，X轴方向)上延伸，从而使得标准单元C04可以具有简单的结构。举例来说，如下文参考图9A和10A的比较例将描述，因为半导体组件和工艺变得更小且更复杂，所以精确地形成具有弯曲形状、切口形状等的图案可能并不容易。因此，就提高集成电路的功能可靠性和增大集成电路的生产率来说，从集成电路的布局去除形状并不易于在半导体工艺期间形成的图案可能是极高效的。根据本发明概念的当前示范性实施例，图4中基于源极/漏极接触件和栅极接触件的增大放置自由度所说明的标准单元C04可以包含在一个方向上延伸的导电线W1到W7，且根据标准单元，可以经由蚀刻工艺去除导电线W1到W7中的至少一些。因此，可以提高集成电路的功能可靠性和集成电路的生产率，其中所述集成电路包含具有简单结构的标准单元。
图5和6分别说明根据本发明概念的示范性实施例的标准单元C05和C06。更详细地说，图5和6是具有X轴和Y轴的平面在标准单元C05和C06中的平面图，且其说明源极/漏极接触件和栅极接触件可以连接到导电线W1到W7所处的候选点。图5的标准单元C05和图6的标准单元C06一般来说可以具有相同结构，且可以具有用于源极/漏极接触件和栅极接触件的不同候选点。在下文中，将省略与图5的描述相同的图6描述。
参考图5，标准单元C05可以包含在X轴方向上延伸且彼此分离的第一有源区域AC1和第二有源区域AC2，且可以包含在Y轴方向上延伸的栅极线GL1到GL4，所述栅极线设置在第一有源区域AC1和第二有源区域AC2上且与所述有源区域交叉。另外，标准单元C05可以包含在与栅极线GL1到GL4分离的平面上在X轴方向上延伸的导电线W1到W7(即，导电线W1到W7的平面处在栅极线GL1到GL4的+Z方向上)，且源极/漏极接触件和栅极接触件可以连接到导电线W1到W7。如图5中所说明，标准单元C05中的导电线W1到W7可以彼此分离预定距离(即，MP)，且可以在X轴方向上平行延伸。此处，MP是导电线W1到W7当中的两个紧邻导电线的中心线之间的距离(而非间隙距离)。
参考图5，源极/漏极接触件可以在如下点处连接到导电线W1到W7：下部源极/漏极接触件CAL1到CAL6与导电线W1到W7在所述点处彼此交叉。举例来说，下部源极/漏极接触件CAL1到CAL6可以呈现在第一有源区域AC1和第二有源区域AC2上方，且上部源极/漏极接触件可以在下部源极/漏极接触件CAL1到CAL6上放置在标记为‘☆’的点处。也就是说，图5的‘☆’可以表示可以放置上部源极/漏极接触件的候选点。
栅极接触件可以在如下点处连接到导电线W1到W7：栅极线GL1到GL4与导电线W1到W7在所述点处彼此交叉。举例来说，栅极接触件可以在栅极线GL1到GL4上方放置在标记为‘◇’的每个点处。也就是说，图5的‘◇’可以表示可以放置栅极接触件的候选点。
如图5中所说明，源极/漏极接触件可以连接到导电线W1到W7所处的候选点和栅极接触件可以连接到导电线W1到W7所处的候选点在标准单元C05中可以是多个。因此，可以增大在标准单元C05中放置源极/漏极接触件(或上部源极/漏极接触件)和栅极接触件的自由度，从而使得可以获得具有适合于半导体工艺的简单结构的标准单元C05。
在本发明概念的示范性实施例中，可以不使用图5的标准单元C05中的候选点中的一些。举例来说，在图6的标准单元C06中，可以将候选点放置成去除了上部源极/漏极接触件与栅极接触件被放置成彼此邻近的情况，即，彼此邻近的上部源极/漏极接触件和栅极接触件连接到相同导电线的情况。并且，在本发明概念的示范性实施例中，能不同于图6的标准单元C06地放置候选点。举例来说，在放置在图5的标准单元C05中的候选点中，上部源极/漏极接触件与栅极接触件可以被放置成彼此邻近，即，彼此邻近的上部源极/漏极接触件和栅极接触件连接到相同导电线。另外，可以不同于图5的标准单元C05和图6的C06地放置候选点。举例来说，在标准单元中，可以不使用图5的标准单元C05中的候选点中的一些，但可以使用比图6的标准单元C06中的那些候选点多的候选点。
图7说明根据本发明概念的示范性实施例的标准单元C07。更详细地说，图7是具有X轴和Y轴的平面在标准单元C07中的平面图，且其说明源极/漏极接触件和栅极接触件可以连接到导电线W1到W6所处的候选点。
参考图7，标准单元C07可以包含在X轴方向上延伸且彼此分离的第一有源区域AC1和第二有源区域AC2，且可以包含在第一有源区域AC1和第二有源区域AC2上方交叉并在Y轴方向上延伸的栅极线GL1到GL4。另外，标准单元C07可以包含在与栅极线GL1到GL4分离的平面上在X轴方向上延伸的导电线W1到W6(例如，导电线W1到W6的平面处在栅极线GL1到GL4的+Z方向上)，且源极/漏极接触件和栅极接触件可以连接到导电线W1到W6。
在本发明概念的示范性实施例中，栅极接触件可以不放置在第一有源区域AC1和第二有源区域AC2上方。举例来说，如图7中所说明，两个导电线W3和W4可以放置在第一有源区域AC1与第二有源区域AC2之间的区域上，且在如标记为‘◇’处，栅极接触件可以连接到两个导电线W3和W4。即使可以去除可能存在于源极/漏极接触件与栅极接触件之间的桥接，如上文参考图1A到1C、2A和2B所描述，以便在形成栅极接触件时减少对邻近元件(例如，有源区域)的影响，但如图7中所说明，栅极接触件可以放置在第一有源区域AC1与第二有源区域AC2之间的区域上方。就此来说，因为在图7的标准单元C07中可以防止源极/漏极接触件与栅极接触件之间存在桥接，所以栅极接触件可以放置成在水平方向(即，Y轴方向)上接近于第一有源区域AC1或第二有源区域AC2。因此，类似于图4的标准单元C04，第一有源区域AC1和第二有源区域AC2可以在图7的标准单元C07中彼此分离有源至有源最小空间，且图7的Y71可以与有源至有源最小空间相同。换句话说，图7的上文所描述标准单元C07可以具有例如上文参考图1A到1C、2A和2B所描述的那些异质接触件的异质接触件，从而使得可以防止形成接触件相互桥接，且结果，图7的Y71可以与有源至有源最小空间相同。
图8A说明根据本发明概念的示范性实施例的集成电路80的布局。图8B说明根据本发明概念的示范性实施例的集成电路80沿着图8A的线X8-X8'截取的横截面的实例。更详细地说，图8A是具有X轴和Y轴的平面在集成电路80的布局中的平面图，且图8B是集成电路80的布局沿着图8A的线X8-X8'截取的横截面图，其中横截面方向(平面)与Z轴平行。在下文中，将针对图1A到1C中的集成电路10和图2A和2B中的集成电路20的描述，省略对图8A和8B中的集成电路80的相同描述。
参考图8A和8B，导电线W11和W12可以在与栅极线GL1到GL4分离的平面上在X轴方向上延伸(例如，导电线W11和W12的平面处在栅极线GL1到GL4的+Z方向上)，所述栅极线在Y轴方向上延伸。相比于图1A和2A的导电线W1和W2，图8A的导电线W11或W12可以通过通孔(例如，通孔V01或通孔V02)连接到源极/漏极接触件或栅极接触件。在本发明概念的示范性实施例中，可以被称为金属图案的导电线W11和W12可以互连放置在不同位置处的通孔，且可以通过通孔连接到导电线W11和W12上方的图案。
如图8B中所说明，源极/漏极接触件CA1可以包含在竖直方向(Z轴方向)上彼此连接的下部源极/漏极接触件CAL1和上部源极/漏极接触件CAH1。如上文参考图1B所描述，相比于源极/漏极接触件形成为一个主体的情况，包含下部源极/漏极接触件CAL1和上部源极/漏极接触件CAH1的源极/漏极接触件CA1可以在上部源极/漏极接触件CAH1部分和通孔V02部分中具有减小的水平横截面积。通孔V02可以在Z轴方向(或竖直方向)上从上部源极/漏极接触件CAH1的顶部表面延伸到导电线W12，且可以将源极/漏极接触件CA1连接到导电线W12。
栅极接触件CB1可以包含在竖直方向上彼此连接的下部栅极接触件CBL1和上部栅极接触件CBH1。如上文参考图1C所描述，相比于栅极接触件形成为一个主体的情况，包含下部栅极接触件CBL1和上部栅极接触件CBH1的栅极接触件CB1可以在上部栅极接触件CBH1部分和通孔V01部分中具有减小的水平面积。通孔V01可以在Z轴方向(或竖直方向)上从上部栅极接触件CBH1的顶部表面延伸到导电线W11，且可以将栅极接触件CB1连接到导电线W11。
在本发明概念的示范性实施例中，不同于图8B中所说明的方式，集成电路80可以包含一体式形成的源极/漏极接触件或一体式形成的栅极接触件。另外，尽管图8B说明下部源极/漏极接触件CAL1的顶部表面和下部栅极接触件CBL1的顶部表面放置在不同平面上，但本发明概念不限于此。举例来说，在本发明概念的示范性实施例中，下部源极/漏极接触件CAL1的顶部表面和下部栅极接触件CBL1的顶部表面可以放置在相同平面上。另外，在本发明概念的示范性实施例中，可以省略并未在集成电路80中连接到上部源极/漏极接触件CAH1的下部源极/漏极接触件CAL2和CAL3。图8A和8B的上文所描述集成电路80可以具有异质接触件，从而使得可以防止形成接触件相互桥接，且结果，类似于上文参考图1A到1C、2A和2B所描述的集成电路10和20，栅极接触件可以放置在有源区域上方。
图9A说明根据比较例的标准单元C09a，且图9B说明根据本发明概念的示范性实施例的标准单元C09b。更详细地说，图9A和9B是具有X轴和Y轴的平面在标准单元C09a和C09b中的每一个中的平面图，其中体现了具有三个输入端A、B和C以及输出端Y的三输入端NAND栅极。图9A和9B仅说明比较标准单元C09a与C09b的必要元件。
参考图9A，在标准单元C09a中，源极/漏极接触件可以形成为一个主体，且栅极接触件也可以形成为一个主体。在标准单元C09a中，由于栅极接触件需要额外空间，第一有源区域AC1与第二有源区域AC2可以彼此分离Y91。也就是说，标准单元C09a中的Y91可以包含用于由第一有源区域AC1形成的晶体管的接触件的一个Y轴方向部分(例如，包含放置输入端A的栅极接触件的点的区域的Y轴方向长度)和用于由第二有源区域AC2形成的晶体管的接触件的另一Y轴方向部分(例如，包含放置输入端B和C的栅极接触件的点的区域的Y轴方向长度)。另外，为了防止存在桥接，源极/漏极接触件和栅极接触件必须彼此分离预定距离，即至少CP。因此，标准单元C09a中的第一有源区域AC1与第二有源区域AC2之间的距离Y91会大于有源至有源最小空间。
在标准单元C09a中连接到源极/漏极接触件的导电层的图案P1可以具有如图9A中所说明的弯曲或分支形状。如上文所描述，因为半导体组件和工艺变得更小且更复杂，所以精确地形成具有所述形状的图案P1可能并不容易，使得包含标准单元C09a的集成电路可能提供较低功能可靠性和生产率。
参考图9B，根据本发明概念的当前示范性实施例的标准单元C09b中的源极/漏极接触件可以包含在Z轴方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件，且栅极接触件可以包含在Z轴方向上彼此连接的下部栅极接触件和上部栅极接触件。如上文参考图4所描述，对应于标准单元C09b中的第一有源区域AC1与第二有源区域AC2之间的分离距离的Y92可以与有源至有源最小空间相同。图9B的上文所描述标准单元C09b可以具有例如上文参考图1A到1C、2A和2B所描述的那些异质接触件的异质接触件，从而使得可以防止形成接触件相互桥接，且结果，图9B的Y92可以与有源至有源最小空间相同。因此，相比于图9A的标准单元C09a，图9B的标准单元C09b可以具有在Y轴方向上减小的长度，且可以具有在具有X轴和Y轴的平面上减小的面积。在标准单元C09b中，源极/漏极接触件和导电线可以在标记为‘★’的点处彼此连接，且栅极接触件和导电线可以在标记为‘◆’的点处彼此连接。如图9B中所说明，源极/漏极接触件和/或栅极接触件可以连接到导电线当中的一些导电线W1、W3、W4a、W4b、W4c、W5和W7，所述导电线彼此分离预定距离MP且在X轴方向上延伸，且导电线W1、W3、W4a、W4b、W4c、W5和W7的上层的图案P2可以在Y轴方向上延伸。此处，MP是导电线W3、W4b、W4c和W5当中的两个紧邻导电线的中心线之间的距离(而非间隙距离)。在本发明概念的示范性实施例中，图9B的导电线W4a、W4b和W4c可以通过蚀刻与导电线W3和W5分离MP的导电线来形成。结果，相比于图9A的标准单元C09a，标准单元C09b可以包含具有简单形状的图案，从而使得包含标准单元C09b的集成电路可以提供较高功能可靠性和生产率。
图10A说明根据比较例的标准单元C10a，且图10B说明根据本发明概念的示范性实施例的标准单元C10b。更详细地说，图10A和10B是具有X轴和Y轴的平面在标准单元C10a和C10b中的平面图，其中体现了具有输入端A和输出端Y的反相器。图10A和10B仅说明比较标准单元C10a与C10b的必要元件。
参考图10A，在标准单元C10a中，源极/漏极接触件可以形成为一个主体，且栅极接触件也可以形成为一个主体。也就是说，形成为一个主体的栅极接触件CB1可以放置在第一有源区域AC1与第二有源区域AC2之间的区域上方，且可以与源极/漏极接触件分离距离CP。如图10A中所说明，在体现了包含四个PMOS晶体管和四个NMOS晶体管的反相器的标准单元C10a中，用于输出端Y的图案P3可以具有弯曲形状。如上文所描述，因为半导体组件和工艺变得更小且更复杂，所以精确地形成具有所述形状的图案P3可能并不容易，使得包含标准单元C10a的集成电路可能提供较低功能可靠性和生产率。
参考图10B，在标准单元C10b中，源极/漏极接触件可以包含在Z轴方向上彼此连接的下部源极/漏极接触件和上部源极/漏极接触件，且栅极接触件可以包含在Z轴方向上彼此连接的下部栅极接触件和上部栅极接触件。换句话说，图10B的上文所描述标准单元C10b可以具有异质接触件，从而使得可以防止形成接触件相互桥接。上部源极/漏极接触件可以放置在标记为‘★’的点处，下部源极/漏极接触件与导电线W1、W2、W6和W7在所述点处彼此交叉，且上部栅极接触件可以放置在标记为‘◆’的点处，下部栅极接触件CBL1与导电线W4在所述点处彼此交叉。如图10B中所说明，源极/漏极接触件和/或栅极接触件可以连接到导电线当中的一些导电线W1、W2、W4、W6和W7，所述导电线彼此分离预定距离MP且在X轴方向上延伸，且导电线W1、W2、W4、W6和W7的上层的图案P4可以在Y轴方向上延伸。此处，MP是两个紧邻导电线的中心线之间(例如，导电线W1与W2之间和导电线W6与W7之间)的距离(而非间隙距离)。类似于图9B的标准单元C09b，相比于图10A的标准单元C10a，图10B的标准单元C10b也可以包含具有简单形状的图案，从而使得包含标准单元C10b的集成电路可以提供较高功能可靠性和生产率。
图11是设计根据本发明概念的示范性实施例的具有异质接触件的集成电路的布局的方法的流程图。如图11中所说明，标准单元库D50可以包含关于多个标准单元的信息，例如功能信息、特性信息、布局信息等，且标准单元的布局可以包含根据本发明概念的前述示范性实施例放置的接触件和导电线。
参考图11，在操作S10中，可以执行从RTL数据D10生成网表数据D20的逻辑合成操作。举例来说，半导体设计工具(例如，逻辑合成工具)可以通过考虑标准单元库D50来执行逻辑合成，使得半导体设计工具可以从RTL数据D10生成包含位流或网表的网表数据D20，所述RTL数据由例如极高速集成电路(Very High Speed Integrated Circuit；VHSIC)硬件描述语言(Hardware Description Language；VHDL)和Verilog的硬件描述语言(HDL)生成。根据本发明概念的当前示范性实施例，在逻辑合成操作中，半导体设计工具可以参考包含关于标准单元的特性信息的标准单元库D50，所述标准单元包含放置成彼此平行的至少一些导电线和连接到至少一些导电线中的一些的接触件，且所述标准单元库可以包含集成电路中的标准单元的例子。标准单元库D50中的标准单元可以包含(例如)根据本发明概念的上文所描述示范性实施例的标准单元C04、C05、C06、C07、C09b和C10b中的一个或多个。
在操作S20中，可以执行从网表数据D20生成布局数据D30的放置与布线(P&R)操作。举例来说，半导体设计工具(例如，P&R工具)可以通过考虑标准单元库D50来通过放置并布线多个标准单元而从网表数据D20生成具有与GDSII相同格式的布局数据D30。根据本发明概念的当前示范性实施例，半导体设计工具可以放置并布线标准单元的例子，所述标准单元包含接触件和在一个方向上延伸且连接到所述接触件的导电线，所述接触件包含竖直地彼此连接的下部接触件和上部接触件，从而使得半导体设计工具可以基于标准单元的减小面积生成具有减小面积的集成电路的布局。
图12是说明根据本发明概念的示范性实施例的芯片上系统(SoC)100的框图。SoC 100是可以包含根据本发明概念的示范性实施例的集成电路的半导体器件。SoC 100指示其中体现例如知识产权(IP)的复杂功能块的芯片，且就此来说，根据本发明概念的一个或多个示范性实施例的标准单元可以包含在SoC 100的功能块中的每一个中，使得可以实现具有减小面积和较高功能可靠性的SoC 100。
参考图12，SoC 100可以包含调制解调器120、显示器控制器130、存储器140、外部存储器控制器150、中央处理单元(central processing unit；CPU)160、事务单元170、电源管理集成电路(power management integrated circuit；PMIC)180和图形处理单元(graphic processing unit；GPU)190，且SoC 100的功能块可以经由系统总线110彼此通信。
能够大体上控制SoC 100的操作的CPU 160可以控制其它功能块(调制解调器120、显示器控制器130、存储器140、外部存储器控制器150、事务单元170、电源管理集成电路180和图形处理单元190)的操作。调制解调器120可以解调从SoC 100外部的源接收的信号，或者可以调变SoC 100中生成的信号且可以将信号传输到外部源。外部存储器控制器150可以控制与连接到SoC 100的外部存储器器件的数据交换操作。举例来说，可以通过控制外部存储器控制器150来将存储在外部存储器器件中的程序和/或数据提供到CPU 160或GPU 190。GPU 190可以执行关于图形处理的程序指令。GPU 190可以经由外部存储器控制器150接收图形数据，且可以经由外部存储器控制器150将由GPU 190处理的图形数据传输到SoC 100外部的源。事务单元170可以监视功能块之间的数据事务，且PMIC 180可以通过控制事务单元170来控制待供应到功能块中的每一个的电源。显示器控制器130可以控制SoC 100外部的显示器(或显示器设备)，借此将SoC 100中生成的数据传输到显示器。
存储器140可以包含非易失性存储器，例如电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory；EEPROM)、闪存存储器、相变随机存取存储器(Phase Change Random Access Memory；PRAM)、电阻式随机存取存储器(Resistance Random Access Memory；RRAM)、纳米浮置栅极存储器(Nano Floating Gate Memory；NFGM)、聚合物随机存取存储器(Polymer Random Access Memory；PoRAM)、磁性随机存取存储器(Magnetic Random Access Memory；MRAM)、铁电随机存取存储器(Ferroelectric Random Access Memory；MRAM)等，且可以包含易失性存储器，例如动态随机存取存储器(Dynamic Random Access Memory；DRAM)、静态随机存取存储器(Static Random Access Memory；SRAM)、移动DRAM、双数据速率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random Access Memory；DDR SDRAM)、低功率DDR(Low Power DDR；LPDDR)SDRAM、图形DDR(Graphic DDR；GDDR)SDRAM、Rambus动态随机存取存储器(Rambus Dynamic Random Access Memory；RDRAM)等。
虽然已参考本发明概念的具体示范性实施例特定示出且描述本发明概念，但所属领域的一般技术人员将理解，可以在不脱离如由所附权利要求书界定的本发明概念的精神和范围的情况下进行形式和细节上的各种改变。应仅在描述性意义上而非出于限制目的考虑示范性实施例。