本发明构思涉及集成电路，更具体地，涉及包括标准单元的集成电路以及制造该集成电路的方法。
背景技术：
随着半导体工艺被小型化，集成电路中包括的图案可以具有减小的宽度和/或厚度。该减小的宽度和/或厚度会增大图案上的电压降(或IR降)的可能性。IR降会导致信号在经过图案时衰减。结果，信号的转移会被延迟，并且集成电路的性能会劣化。
技术实现要素：
根据本发明构思的一示例性实施方式，提供了一种集成电路，其包括：电源轨(power rail)，包括在垂直方向上彼此间隔开的第一导电线和第二导电线，其中第一导电线和第二导电线在第一水平方向上彼此平行地延伸，并彼此电连接以向第一标准单元供应电力，其中第一导电线和第二导电线设置在第一标准单元的边界处；以及第三导电线，在第一导电线与第二导电线之间，并在与第一水平方向正交的第二水平方向上延伸，以传送第一标准单元的输入信号或输出信号。
根据本发明构思的一示例性实施方式，提供了一种集成电路，其包括：布置在第一水平方向上的第一标准单元和第二标准单元；电源轨，包括在垂直方向上彼此间隔开的第一导电线和第二导电线，其中第一导电线和第二导电线在第一水平方向上平行地延伸，并彼此电连接以向第一标准单元和第二标准单元供应电力，其中第一导电线和第二导电线设置在第一标准单元和第二标准单元的每个的边界处；以及第三导电线，在第一导电线与第二导电线之间并在与第一水平方向正交的第二水平方向上延伸，以传送第一标准单元的输入信号或输出信号，其中电源轨还包括在第二标准单元的边界上在第一水平方向上延伸的第四导电线，其中第四导电线电连接到第一导电线和第二导电线，并形成在与第三导电线相同的层中。
根据本发明构思的一示例性实施方式，提供了一种集成电路，其包括：电源轨，包括在多个标准单元的边界上的多个导电线，其中所述多个导电线形成在多个导电层中并在第一水平方向上彼此平行地延伸，以向所述多个标准单元供应电力；以及信号线，在与第一水平方向正交的第二水平方向上经过电源轨，其中信号线形成在所述多个导电层中的一个中，以传送所述多个标准单元中的至少一个的输入信号或输出信号，其中电源轨包括第一导电线，该第一导电线形成在其中形成信号线的导电层中，其中第一导电线在第一水平方向上延伸并与信号线绝缘。
附图说明
图1是根据本发明构思的一示例性实施方式的集成电路的一部分的电路图；
图2A和2B是根据本发明构思的示例性实施方式的沿图1的线X1-X1'平行于Z轴方向切割的集成电路的剖视图；
图3A、3B和3C是根据比较示例的电源轨的图；
图4是根据本发明构思的一示例性实施方式的集成电路的一部分的图；
图5A和5B是示出根据本发明构思的一示例性实施方式的标准单元的图；
图6A和6B是示出根据本发明构思的一示例性实施方式的标准单元的图；
图7是示出根据本发明构思的一示例性实施方式的集成电路的一部分的图。
图8A、8B和8C是示出根据本发明构思的示例性实施方式的电源轨的图；
图9A、9B和9C是根据本发明构思的一示例性实施方式的用于将不同层的导电线电互连的结构的图；
图10A和10B是示出根据本发明构思的一示例性实施方式的电源轨的图；
图11是根据本发明构思的一示例性实施方式的制造包括多个标准单元的集成电路的方法的流程图；
图12是根据本发明构思的一示例性实施方式的芯片上系统(SoC)的框图；以及
图13是根据本发明构思的一示例性实施方式的包括存储程序的存储器的计算系统的框图。
具体实施方式
图1是根据本发明构思的一示例性实施方式的集成电路10的一部分的图。图2A和2B是根据本发明构思的示例性实施方式的沿图1的线X1-X1'平行于Z轴方向切割的集成电路10的剖视图。为了图示的方便，图1、2A和2B仅示出集成电路10中包括的一些层。例如，图1、2A和2B示出由后段(BEOL)工艺形成的一些层。在下文中，例如，由X轴和Y轴形成的平面可以被称为水平面；放置在Z方向上的元件可以被解释为在Z方向上在其它元件下方或上方。
参照图1、2A和2B，集成电路10可以包括如由虚线所示的标准单元C11和C12。标准单元是集成电路10中包括的布局的单位。集成电路10可以包括多个各种各样的标准单元。标准单元可以具有符合预定规格的结构。例如，如图1所示，标准单元C11和C12可以具有一定的高度即在Y轴方向上的长度Y10，并且可以具有重叠在Y轴方向上彼此间隔开并在X轴方向上平行延伸的一对电源轨PR11和PR12的边界。虽然标准单元C11和C12包括M1至M3层的图案，但是标准单元C11和C12可以包括仅M1层的图案或者仅M1和M2层的图案。例如，由标准单元库定义的标准单元C11和C12的结构可以从基板限定至M1层或M2层，并且在标准单元C11和C12的设计过程中，M2层的一些图案和M3层的图案可以在标准单元C11和C12布局之后在布线操作中来确定。
标准单元C11和C12可以包括信号沿其移动的图案。例如，第一标准单元C11可以包括第一标准单元C11中生成的内部信号在其中移动的图案，并且可以包括第一标准单元C11的输入信号和输出信号分别在其中移动的图案，例如输入引脚和输出引脚。在图1的集成电路10中，第一标准单元C11的输入引脚和输出引脚可以是形成在M2层上的图案。第一标准单元C11的输入引脚和输出引脚可以电连接到第一标准单元C11的外部。例如，第一标准单元C11的输入引脚可以电连接到另一标准单元的输出引脚，并且第一标准单元C11的输出引脚可以电连接到另一标准单元的输入引脚。为了将第一标准单元C11的输入引脚和/或输出引脚电连接到第一标准单元C11的外部，可以使用经过第一标准单元C11的边界的图案。例如，如图1所示，通过通路而与第一标准单元C11的形成在M2层上的输入引脚和/或输出引脚连接的M3层的图案可以在X轴方向上经过第一标准单元C11的边界。此外，如图1所示，第一标准单元C11的形成在M2层上的输入引脚和/或输出引脚可以延伸使得M2层的图案可在Y轴方向上经过第一标准单元C11。如稍后将描述地，连接标准单元C11和C12的输入引脚和输出引脚的操作(例如生成图案或信号路由的任务)会受具有用于缓解IR降的结构的电源轨PR11和PR12影响。
用于向标准单元C11和C12供应电力的电源轨PR11和PR12可以以等于标准单元C11和C12的高度Y10的间隔布置在集成电路10中，并且可以在垂直于标准单元C11和C12的高度Y10的方向上即在X轴方向上延伸。在本发明构思的一示例性实施方式中，正电源电压(例如VDD)可以被施加到第一电源轨PR11，并且负电源电压(例如VSS)可以被施加到第二电源轨PR12。在一备选实施方式中，负电源电压(例如VSS)可以被施加到第一电源轨PR11，并且正电源电压(例如VDD)可以被施加到第二电源轨PR12。在以下描述中，正电源电压VDD被施加到第一电源轨PR11并且负电源电压VSS被施加到第二电源轨PR12，但本发明构思不限于此。形成在标准单元C11和C12中的元件，例如晶体管，可以从第一电源轨PR11接收电流并将电流引到第二电源轨PR12中。
随着半导体工艺被小型化，可以减小集成电路中包括的图案的宽度和/或厚度(例如在Z方向上的长度)，也可以减小标准单元的尺寸。因此，图案上的电压降(或IR降)的影响会增大。例如，连接到这样的标准单元的电源轨中发生的IR降可导致信号转移的延迟，因而使集成电路的性能劣化。在缓解IR降的一种方法中，电源轨PR11和PR12可以具有多余的图案。例如，如图1所示，第一电源轨PR11包括在X轴方向上彼此平行延伸的导电线L11和L31、以及用于将导电线L11和L31彼此电连接的通路。第二电源轨PR12也可以包括在X轴方向上彼此平行延伸的导电线L12和L32、以及用于将导电线L12和L32彼此电连接的通路。如图1所示，导电线L11和L12可以形成在M1层中，并且导电线L31和L32可以形成在M3层中。
如图1所示，电源轨PR11和PR12可以部分地包括在X轴方向上延伸的M2层的图案，即导电线L21和L22。因此，在其中M2层的导电线L21和L22形成于电源轨PR11和PR12中的区间中，可以进一步缓解IR降。此外，其中M2层的图案未形成在电源轨PR11和PR12中的空间可以用于信号路由。例如，如图1所示，第一标准单元C11的输入引脚和/或输出引脚可以在Y轴方向上延伸，使得经过第一电源轨PR11和/或第二电源轨PR12的导电线L23、L24和L25可以被形成。在本发明构思的一示例性实施方式中，电源轨PR11和PR12中包括的M2层的导电线L21和L22的宽度(例如Y轴方向的长度)可以等于或大于用于信号路由的导电线L23、L24和L25的宽度(例如X轴方向的长度)。因此，集成电路10不仅可以缓解IR降，而且可以获得关于信号路由的自由度。稍后将参照图2A和2B详细描述电源轨PR11和PR12的结构，图2A和2B是第二电源轨PR12的剖视图。将理解，第一电源轨PR11也可以具有与第二电源轨PR12的结构相同或相似的结构。
参照图2A，在区域R22中，第二电源轨PR12可以包括在X轴方向上彼此平行地延伸并分别形成在M1层和M3层中的导电线L12和L32、以及在X轴方向上延伸地形成于M2层中的导电线L22。第二电源轨PR12还可以包括用于将区域R22中的导电线L12、L22和L32电互连的多个通路V11、V12、V13、V21、V22和V23。其中M2层的图案未形成在第二电源轨PR12中的区域R21可以是用于导电线L23、L24和L25的空间。换言之，第一标准单元C11的输入信号和/或输出信号可以通过区域R21中的导电线L23、L24和L25移动。导电线L23、L24和L25可以在Y轴方向上经过第二电源轨PR12。因此，第二电源轨PR12的区域R21可以用于信号路由，而第二电源轨PR12的区域R22可以用于缓解IR降。例如，如下面参照图4所述，第二电源轨PR12的区域R21可以用于具有相对较大数量的输入和输出引脚的标准单元(例如C11)，而第二电源轨PR12的区域R22可以用于其中输出信号的电特性较重要的标准单元(例如C12)。
参照图2B，在本发明构思的一示例性实施方式中，第二电源轨PR12的区域R22中包括的通路可以具有条状形状。例如，如图2B所示，用于将导电线L12、L22和L32电互连的通路V11'、V12'、V13'、V21'、V22'和V23'可以具有在X轴方向上延伸的条形状，并且可以被称为条型通路。换言之，在图2B中通路V11'和V21'在X轴方向上的长度X20b可以大于在图2A中通路V11和V21在X轴方向上的长度X20a。由于通路V11'和V21'的条形状，可以减小图2B的导电线L12、L22和L32之间的电阻值并且可以进一步缓解IR降。虽然图2B示出了第二电源轨PR12的所有通路V11'、V12'、V13'、V21'、V22'和V23'具有条形状的示例，但是将理解，通路中的仅一个或少于全部的通路可以具有条形状。此外，第二电源轨PR12中包括的通路可以具有任何形状，例如，通路可以在XY轴平面上具有椭圆形剖面，使得能增大填充通路的插塞的尺寸以减小通路的电阻。
图3A至3C是根据比较示例的电源轨PR30a、PR30b和PR30c的图。如以上参照图1、2A和2B所述，根据本发明构思的示例性实施方式的电源轨可以包括形成在M1和M3层中的导电线，并且可以部分地包括形成在M2层中的导电线。
参照图3A，根据比较示例的电源轨PR30a可以包括分别形成在M1层和M2层中并在X轴方向上彼此平行延伸的导电线L01a和L02a。电源轨PR30a还包括用于将导电线L01a和L02a彼此电互连的通路。由于导电线L02a，为了将与电源轨PR30a相邻的标准单元的形成在M2层中的输入引脚和/或输出引脚电连接到标准单元外部，会需要使用M3层或另一上导电层。因此，会发生信号路由拥塞。在一些情况下，由于制造集成电路的半导体工艺，标准单元中形成在M2层上的图案可仅形成在平行于栅线的方向(例如图1中的Y轴方向)上。该限制会增加信号路由拥塞。此外，在一些情况下，由于半导体工艺，形成在M2层上的图案可具有与形成在M3层上的图案相比较小的宽度(例如在Y轴方向上的长度)和/或厚度(例如在Z轴方向上的长度)。因此，包括M1层的导电线L01a和M2层的导电线L02a的电源轨PR30a不会缓解IR降。
参照图3B，根据比较示例的电源轨PR30b可以包括形成在M1层中并在X轴方向上延伸的导电线L01b。形成在M2层(其是标准单元的信号在其中移动的层)中的导电线可以在Y轴方向上延伸跨越电源轨PR30b。因此，在图3B的比较示例中，可以确保信号路由的自由度；然而，因为电力通过单个导电线L01b被供应到标准单元，所以电源轨PR30b中产生的IR降的影响会增大。
参照图3C，根据比较示例的电源轨PR30c可以包括分别形成在M1层、M2层和M3层中并在X轴方向上彼此平行延伸的导电线L01c、L02c和L03c。电源轨PR30c还可以包括用于将导电线L01c、L02c和L03c彼此电互连的通路。图3C的电源轨PR30c的IR降与图3A和3B的电源轨PR30a和PR30b的IR降相比可以被缓解。然而，其被限制于使用M2层和M3层两者用于信号路由。因此，信号路由拥塞会增加。
如以上参照图1、2A和2B所述，根据本发明构思的示例性实施方式的电源轨可以包括形成在M1和M3层中的导电线，并且可以部分地包括形成在M2层中的导电线。如下面将参照附图所述，电源轨可以在与标准单元相邻的其中要使用信号路由的区域中从M2层移除导电线。此外，电源轨可以在与标准单元相邻的其中要缓解IR降的区域中在M2层中包括导电线。因此，可以在确保信号路由的自由度的同时缓解电源轨中的IR降。
图4是根据本发明构思的一示例性实施方式的集成电路40的一部分的图。
参照图4，集成电路40可以包括在X轴方向上彼此平行延伸的多个电源轨PR41至PR44、以及设置在多个电源轨PR41至PR44之间的多个标准单元C41至C49。多个标准单元C41至C49的每个可以包括在X轴方向上延伸的至少一个有源区域、以及在Y轴方向上延伸的至少一条栅线。例如，如图4所示，标准单元C41可以包括在X轴方向上延伸的有源区域AC1和AC2，并且可以包括包含在Y轴方向上延伸的栅线GL1的多个栅线。在本发明构思的一示例性实施方式中，有源区域AC1和AC2可以包括诸如Si或Ge的半导体、或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体，并且可以包括例如掺杂以杂质的阱和掺杂以杂质的结构的导电区域。栅线可以包括功函数含金属层和间隙填充金属膜。例如，功函数含金属层可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种金属，并且间隙填充金属膜可以是W膜或Al膜。在本发明构思的一示例性实施方式中，栅线可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
图4所示的电源轨PR41至PR44的每个可以包括分别形成在M1层和M3层中并在X轴方向上彼此平行延伸的导电线。在图4中，电源轨PR41至PR44可以在其中M2层的图案被绘于电源轨PR41至PR44上的部分中包括形成于M2层中的导电线。
参照图4，在本发明构思的一示例性实施方式中，电源轨PR41至PR44可以在标准单元的边界处包括形成于M2层中的导电线。例如，如图4所示，第一电源轨PR41和第二电源轨PR42可以每个包括重叠标准单元C43的边界的M2层的导电线。第二电源轨PR42和第三电源轨PR43可以每个包括重叠标准单元C44和C45的边界的M2层的导电线。此外，第三电源轨PR43和第四电源轨PR44可以每个包括重叠标准单元C49的边界的M2层的导电线。第三电源轨PR43可以包括重叠标准单元C48的边界的M2层的导电线。此外，M2层的导电线可以在沿X轴方向彼此相邻的标准单元(诸如标准单元C44和C45)中是连续的。其中M2层的导电线不布置于电源轨PR41至PR44中的区域可以用于标准单元C41至C49中的信号路由。
如图4、5A、5B、6A和6B所示，在本发明构思的示例性实施方式中，标准单元可以被分类为第一组和第二组。第一组具有与电源轨PR41至PR44中的相邻电源轨的形成在M2层中的导电线重叠的边界，第二组不具有与电源轨PR41至PR44中的相邻电源轨的形成在M2层中的导电线重叠的边界。例如，在图4中，标准单元C43、C44、C45和C49可以属于具有与相邻电源轨中形成在M2层中的导电线重叠的边界的第一组，而标准单元C41、C42、C46、C47和C48可以属于不具有与相邻电源轨中形成在M2层中的导电线重叠的边界的第二组。
由于某些性能要求，第一组的标准单元中的晶体管可供应以高幅值电流，或者可从晶体管引出高幅值电流。高电流感应性能要求可以包括例如输出信号的快速的上升/下降时间或短的传播延迟等。例如，标准单元C43、C44、C45和C49可以包括信号缓冲器、时钟缓冲器、反相器等。在另外的实施方式中，标准单元可以被包括在集成电路40的时序关键路径中。
第二组可以具有促进信号路由的结构，例如，第二组的标准单元可以包括大量的输入引脚和输出引脚。例如，标准单元C41、C42、C46、C47和C48可以包括与或非AOI22等，其具有比其它标准单元更大的每面积输入引脚数量。此外，第二组可以包括不包含在集成电路40的时序关键路径中的标准单元。
图5A和5B是示出根据本发明构思的一示例性实施方式的标准单元C50的图。例如，图5A示出标准单元C50以及标准单元C50周围的布局。图5B示出标准单元C50周围的布局的一些层。标准单元C50可以是反相器。
为反相器的标准单元C50可对电源轨PR51和PR52中产生的IR降敏感。例如，反相器的输出信号可以具有快速的上升/下降时间，因而电源轨PR51和PR52的与标准单元C50相邻的区域可以用形成在M2层中的导电线来加强，如图5A和5B所示。因此，电源轨PR51和PR52可以包括分别形成在M1层、M2层和M3层中在X轴方向上延伸的导电线，并包括用于将导电线电互连的通路。
参照图5A，标准单元C50可以包括被施加输入信号A并形成在M2层中的输入引脚P51。标准单元C50还可以包括从其输出输出信号Y并形成在M2层中的输出引脚P52。如图5A所示，输入引脚P51和输出引脚P52可以与电源轨PR51中包括的M2层的导电线间隔开预定距离Y51，并且可以彼此间隔开预定距离X51。预定距离Y51和X51可以归因于半导体工艺或设计规则。在本发明构思的一示例性实施方式中，Y轴方向上的距离Y51可以大于X轴方向上的距离X51。
参照图5B，形成在M3层中并在X轴方向上彼此平行延伸的多个导电线L51、L52、L53、L54和L55可以布置在标准单元C50上。多个导电线L51至L55中的至少一些可以用于对标准单元C50的输入信号A和输出信号Y进行路由。换言之，通路V2可以布置在图5B中用“☆”标记的点中的至少一个中，因而输入引脚P51和/或输出引脚P52可以电连接到M3层的导电线L51至L55中的至少一个。因为输入引脚P51和输出引脚P52在Y轴方向上的长度由于电源轨PR51和PR52中包括的M2层的导电线而被限制，如以上参照图5A所述，所以通路V2可在此处布置于标准单元C50中的点会受限制。例如，用“☆”标记的点没有显示在M3层的导电线L51和L55中。然而，因为电源轨PR51和PR52可以通过M2层的导电线加强，所以标准单元C50可以由于缓解的IR降而提供良好的性能。
图6A和6B是示出根据本发明构思的一示例性实施方式的标准单元C60的图。例如，图6A示出标准单元C60以及标准单元C60周围的布局。图6B示出标准单元C60周围的布局的一些层。标准单元C60可以是AOI22。
为AOI22的标准单元C60可以具有相对大量的输入信号A0、A1、B0和B1。因此，如图6A和6B所示，形成在M2层中的导电线可以在电源轨PR61和PR62的与标准单元C60相邻的区域中被省略。因此，电源轨PR61和PR62可以包括分别形成在M1层和M3层中并在X轴方向上延伸的导电线。
参照图6A，标准单元C60可以包括被施加输入信号A0、A1、B0和B1并形成在M2层中的输入引脚P61、P62、P63和P64、以及从其输出输出信号Y并形成在M2层中的输出引脚P65。如图6A所示，输入引脚P61至P64和输出引脚P65可以在Y轴方向上延伸至靠近标准单元C60的边界的位置。引脚P61至P65紧密接近于标准单元C60的边界归因于电源轨PR61和PR62中省略了M2层的导电线。
参照图6B，与图5B类似，形成在M3层上并在X轴方向上彼此平行延伸的多个导电线L61、L62、L63、L64和L65可以布置在标准单元C60上。多个导电线L61至L65中的至少一些可以用于对标准单元C60的输入信号A0、A1、B0、B1和输出信号Y进行路由。换言之，通路V2可以布置在图6B中用“☆”标记的点中的至少一个中，因而输入引脚P61至P64和输出引脚P65可以电连接到M3层的导电线L61至L65中的至少一个。因为输入引脚P61至P64和输出引脚P65由于从电源轨PR61和PR62省略了M2层的导电线而延伸靠近标准单元C60的边界，如以上参照图6A所述，所以此处可布置通路V2的点可以被扩展。例如，用“☆”标记的点显示在导电线L61至L65的每个中。此外，参照图1、2A、2B、6A和6B，输入引脚P61至P64和输出引脚P65可以跨越电源轨PR61和PR62在Y轴方向上延伸，因而输入信号A0、A1、B0、B1和输出信号Y可以被路由到标准单元C60的外部。因此，对于标准单元C60的输入信号A0、A1、B0、B1和输出信号Y的路由拥塞不会发生。
图7是示出根据本发明构思的一示例性实施方式的集成电路70的一部分的图。如图7所示，集成电路70可以包括在X轴方向上彼此平行延伸的多个电源轨PR71至PR74、以及布置在多个电源轨PR71至PR74之间的多个标准单元C71至C79。参照图1、2A和2B，图7中的电源轨PR71至PR74的每个可以包括形成在M1层和M3层的每个中并在X轴方向上彼此平行延伸的导电线。与图4类似，为了方便，图7仅示出电源轨PR71至PR74中的M2层。
参照图7，在本发明构思的一示例性实施方式中，电源轨PR71至PR74可以包括M2层的导电线，该M2层的导电线沿X轴方向延伸至与标准单元中在Y轴方向上延伸的M2层的图案(或导电线)间隔开预定距离的点。例如，如图7所示，电源轨PR71可以包括M2层的图案L71和M2层的导电线L72，M2层的图案L71在Y轴方向上从标准单元C72延伸，M2层的导电线L72在X轴方向上延伸至与图案L71间隔开距离X71的点。因此，如图7所示，在其中未形成用于为标准单元C71至C79的信号路由的M2层的图案的区域中，电源轨PR71至PR74的形成在M2层中的导电线可以延伸。例如，导电线L72可以在X轴方向上延伸直至其中形成用于信号路由的图案L71的点。换言之，因为电源轨PR71至PR74的形成在M2层中的导电线可以在信号路由之后继续延伸，所以电源轨PR71至PR74可以被加强并且IR降可以被缓解。
在本发明构思的一示例性实施方式中，电源轨PR71至PR74的形成在M2层中的导电线可以具有最小面积。例如，如图7所示，电源轨PR71可以包括M2层的导电线L72和L73。导电线L73可以在X轴方向上具有长度X72。可以省略小于X轴方向上的长度X72的M2层的导电线。换言之，可以省略电源轨PR71的在图案L71与L74之间形成在M2层中的导电线。
图8A、8B和8C是示出根据本发明构思的示例性实施方式的电源轨PR80a、PR80b和PR80c的图。如图8A至8C所示，电源轨PR80a、PR80b和PR80c可以包括与半导体器件(例如晶体管)相邻的导电层。例如，在图8A至8C中，导电线形成在四个层M1至M4的上布线层D1上。虽然图8A至8C中示出了上布线层D1位于四个层上的示例，但是将理解，上布线层D1可以位于更少的导电层或更多的导电层上。例如，上布线层D1可以位于两层结构上。
参照图8A，电源轨PR80a可以包括形成在M1层中并在X轴方向上延伸的导电线L81a、以及形成在上布线层D1中并在X轴方向上延伸的导电线L85a。导电线L81a和L85a可以通过多个通路和导电层的图案而电互连。如图8A所示，为上布线层的D1层可以具有比M1-M4层的每个的厚度(例如Z81)更大的厚度(例如在Z轴方向上的长度Z82)和/或可以由具有高电导率的材料形成。因此，由于导电线L85a的相对低的电阻值，可以缓解电源轨PR80a的IR降。此外，电源轨PR80a可以使M2层至M4层能够用于信号路由，因而还可以增加信号路由的自由度。
参照图8B，电源轨PR80b可以包括分别形成在M1层和M3层中并在X轴方向上延伸的导电线L81b和L83b、以及形成在D1层中并在X轴方向上延伸的导电线L85b。导电线L81b、L83b和L85b可以通过多个通路和导电层的图案而电互连。由于形成在M3层中的导电线L83b以及具有较大厚度的导电线L85b，可以缓解电源轨PR80b的IR降。此外，电源轨PR80b可以使用M2层和M4层用于信号路由，因而可以确保信号路由的自由度。
参照图8C，电源轨PR80c可以包括形成在D1层中并在X轴方向上延伸的导电线L85c。导电线L85c可以通过多个通路和导电层的图案而向下半导体器件供应电力。由于导电线L85c具有较大厚度，可以缓解IR降，并且电源轨PR80c可以使用M1、M2、M3和M4层用于信号路由。因此，可以增加信号路由的自由度。
图9A、9B和9C是根据本发明构思的一示例性实施方式的用于将不同层的导电线电互连的结构的图。如图9A至9C所示，在相同层上彼此平行设置的多个通路可以用于减小不同层的导电线之间的电阻。该结构在这里可以被称为通路柱。例如，图9A至9C所示的示例性结构可以在标准单元中提供输入信号、输出信号和/或内部信号移动的路径。图9A至9C所示的示例性结构也可以用于连接电源轨的在不同层中延伸的导电线。在下文中，将省略图9A至9C的冗余描述。
参照图9A，通路柱VP90可以包括分别形成在M1层和M5层中并在X轴方向上延伸的导电线L91和L95。两个通路V16和V17可以布置在M1层的导电线L91与形成在M2层上的两个导电线L92a和L92b之间。在Y轴方向上彼此平行延伸的两个导电线L92a和L92b可以设置在两个通路V16和V17上以将导电线L91和L95电互连。四个通路V26、V27、V28和V29可以设置在两个导电线L92a和L92b上，并且形成在M3层上并在X轴方向上彼此平行延伸的两个导电线L93a和L93b可以设置在四个通路V26至V29上。四个通路V36、V37、V38和V39可以设置在两个导电线L93a和L93b上，并且形成在M4层中并在Y轴方向上彼此平行延伸的两个导电线L94a和L94b可以设置在四个通路V36至V39上。两个通路V46和V47可以设置在两个导电线L94a和L94b上。形成在M5层上的导电线L95可以设置在两个通路V46和V47上。通过如上所述地在层中布置多个通路，可以减小M1层的导电线L91与M5层的导电线L95之间的电阻值，并且通过M1层的导电线L91接收电力的半导体器件可以具有缓解的IR降。
参照图9B，与图9A的通路柱VP90类似，通路柱VP90'可以包括分别形成在M1层和M5层中并在X轴方向上延伸的导电线L91'和L95'。与形成在M1层中的导电线L91'不同，M5层的导电线L95'可以具有相对宽的宽度，例如在Y轴方向上的长度。因此，如图9B所示，四个通路V46'、V47'、V48'和V49'可以布置在M4层的导电线L94a'和L94b'上。导电线L91'可以通过接触和/或通路(例如V0)连接到标准单元中的半导体器件，并包括用于信号路由的图案。
参照图9C，与图9A和9B的通路柱VP90和VP90'类似，通路柱VP90”可以包括分别形成在M1层和M5层中并在X轴方向上延伸的导电线L91”和L95”。与图9A和9B的通路柱VP90和VP90'中分别形成在M2层至M4层中并彼此分开(例如以形成两条线)的导电线不同，图9C的通路柱VP90”中分别形成在M2层至M4层中的导电线可以合并成一个整体图案L92、L93或L94。
虽然在图9A至9C中通路柱VP90、VP90'和VP90”包括分别形成在M1层和M5层中的导电线，但是将理解，图9A至9C所示的结构可以包括额外的导电线。例如，导电线可以形成在M3层中并在X轴方向上沿M1层和M5层的导电线延伸。图9A至9C所示的通路柱VP90、VP90'和VP90”是示例，并且本发明构思不限于此。例如，多于四个通路可以(例如在L93与L94之间)布置在相同的层中，多个条型通路可以如图2B所示地布置在相同的层中，等等。
图10A和10B是示出根据本发明构思的一示例性实施方式的电源轨PR100a和PR100b的图。如图10A和10B所示，电源轨PR100a和PR100b可以包括分别形成在M1层和D1层中并在X轴方向上延伸的导电线L110、L111、L150和L151，并且可以包括用于将M1层的导电线L110和L111与D1层的导电线L150和L151电互连的多个通路。
参照图10A，电源轨PR100a可以包括与用于将导电线L110和L150电互连的多个通路连接的M2层至M4层的导电线L120、L130和L140。如图10A所示，导电线L120、L130和L140可以在X轴方向上延伸以加强M1层的导电线L110与D1层的导电线L150之间的电连接。
参照图10B，电源轨PR100b可以包括用于将在X轴方向上延伸的导电线L111和L151电互连的在相同层中在Y轴方向上隔开的通路、以及连接到通路并在X或Y轴方向上延伸的M2层至M4层的导电线。例如，如图10B所示，M2层的导电线L121、L122和L123可以在Y轴方向上延伸，并且在Y轴方向上彼此间隔开的多个通路可以布置在M2层的导电线L121、L122和L123上。M3层的导电线L131和L132可以在X轴方向上延伸，而M4层的导电线L141、L142和L143可以在Y轴方向上延伸。
图10B的电源轨PR100b可以具有与图10A的电源轨PR100a相比在Y轴方向上延伸以电连接M1层的导电线L111和D1层的导电线L151的结构，同时为信号路由提供空间。换言之，图10A所示的区域R11a、R12a、R13a和R14a由于导电线L120和L140形成在M2层和M4层中而在用作用于信号路由的图案上受限，而图10B所示的区域R11b、R12b、R13b和R14b由于M2层的导电线L121至L123和M4层的导电线L141至L143在Y轴方向上延伸而可以用作用于信号路由的图案。例如，当图10B中在Y轴方向上延伸的导电线L121、L122和L123以预定间隔布置在M2层中时，区域R11b和R12b可以形成在M2层中并用于Y轴方向上的信号路由。
图10A和10B所示的电源轨PR100a和PR100b是示例，并且本发明构思不限于此。例如，图10A和10B的电源轨PR100a和PR100b在相同的层中包括在X轴方向上彼此间隔开的三个通路或者在Y轴方向上彼此隔开的三对通路。然而，根据本发明构思的示例性实施方式的电源轨可以包括比图10A和10B所示的那些更少或更多数量的通路和/或导电线。
图11是根据本发明构思的一示例性实施方式的制造包括多个标准单元的集成电路的方法的流程图。
标准单元库D50可以包括关于多个标准单元的信息，例如功能信息、特性信息、布局信息等。如图11所示，标准单元库D50可以包括第一组信息D51和第二组信息D52。第一组信息D51可以包括关于如以上参照图5A和5B所述的具有与相邻电源轨中形成在M2层中的导电线重叠的边界的标准单元的信息。第二组信息D52可以包括关于如以上参照图6A和6B所述的不具有与相邻电源轨中形成在M2层中的导电线重叠的边界的标准单元的信息。
参照图11，在操作S100中，可以执行逻辑综合以从寄存器传输级(RTL)数据D10生成网表数据D20。例如，半导体设计工具(例如逻辑综合工具)可以基于以硬件描述语言(HDL)(诸如超高速集成电路(VHSIC)HDL(VHDL)和Verilog)写入的RTL数据D10而执行逻辑综合。半导体设计工具可以在逻辑综合期间参考标准单元库D50，从而生成包括比特流或网表的网表数据D20。如上所述，关于其中IR降通过加强相邻电源轨而缓解的标准单元的信息(例如D51)以及关于具有增加的用于信号路由的自由度的标准单元的信息(例如D52)可以被包括在标准单元库D50中。因此，在逻辑综合过程中，具有那些特性的标准单元可以通过利用这样的信息而被包括在集成电路中。
在操作S200中，可以执行用于从网表数据D20生成布局数据D30的布局布线(P&R)操作。如图11所示，布局布线操作S200可以包括多个操作S210、S220和S230。
在操作S210中，可以执行布置标准单元的操作。例如，半导体设计工具(例如P&R工具)可以从网表数据D20参考标准单元库D50来布置多个标准单元。因为标准单元可以具有预定高度，所以半导体设计工具可以以预定长度将标准单元布置在交叉的网格上。电源轨可以在重叠网格的一个方向上延伸，并且可以以规则的间隔布置。
在操作S220中，可以执行生成互连的操作。互连可以将标准单元的输出引脚和输入引脚电连接，并且可以包括例如至少一个通路和至少一个导电图案。通过生成互连，标准单元可以被布线，并且M2层可以用于在电源轨的一些区域中布线。此外，如以上参照图7所述，在信号路由完成之后，电源轨中包括的M2层的导电线可以延伸，因而可以进一步缓解电源轨中的IR降。
在操作S230中，可以执行生成布局数据D30的操作。布局数据D30可以具有例如诸如GDSII的格式，并且可以包括标准单元和互连的几何信息。
在操作S300中，可以执行制造掩模的操作。例如，形成在多个层中的图案可以根据布局数据D30来规定，并且用于形成多个层的每个的图案的至少一个掩模(或光掩模)可以被制造。
在操作S400中，可以执行制造集成电路的操作。例如，集成电路可以通过使用操作S300中制造的至少一个掩模图案化多个层而被制造。如图11所示，操作S400可以包括操作S410和S420。
在操作S410中，可以执行前段(FEOL)工艺。FEOL可以是指在集成电路制造工艺期间在基板上形成诸如晶体管、电容器、电阻器等的个别元件的工艺。例如，FEOL可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅线、形成源极和漏极等。
在操作S420中，可以执行后段(BEOL)工艺。BEOL可以是指在集成电路制造工艺期间将诸如晶体管、电容器、电阻器等的个别元件互连的工艺。例如，BEOL可以包括硅化栅极区域、源极区域和漏极区域、添加电介质、平坦化、形成孔、添加金属层、形成通路、形成钝化层等。然后，集成电路可以被封装在半导体封装中并用作各种应用中的部件。通过BEOL工艺(S420)，根据本发明构思的示例性实施方式的用于信号路由的电源轨和图案可以被形成。
图12是根据本发明构思的一示例性实施方式的芯片上系统(SoC)120的框图。SoC 120可以是半导体器件并且可以包括集成电路。SoC 120通过将执行各种功能的诸如知识产权(IP)的复杂功能块集成到单个芯片中来实现。根据本发明构思的一示例性实施方式，标准单元和电源轨可以被包括在SoC 120的每个功能块中，因此，SoC 120可以由于缓解的IR降和有效路由的图案而具有提高的性能。
参照图12，SoC 120可以包括调制解调器122、显示控制器123、存储器124、外部存储控制器125、中央处理单元(CPU)126、事务单元127、电源管理集成电路(PMIC)128和图形处理单元(GPU)129。SoC 120的功能块可以通过系统总线121彼此通信。
可控制SoC 120的所有操作的CPU126可以控制其它功能块例如调制解调器122、显示控制器123、存储器124、外部存储控制器125、事务单元127、PMIC 128和GPU 129的操作。调制解调器122可以解调从SoC 120外部接收到的信号，或者可以调制SoC 120中生成的信号并将该信号发送到SoC 120的外部。外部存储控制器125可以控制向连接到SoC 120的外部存储器件发送数据和从连接到SoC 120的外部存储器件接收数据的操作。例如，存储在外部存储器件中的程序和/或数据可以在外部存储控制器125的控制下被提供到CPU 126或GPU 129。GPU 129可以执行图形处理中涉及的程序指令。GPU 129可以通过外部存储控制器125接收图形数据，并且可以通过外部存储控制器125将处理后的图形数据发送到SoC 120的外部。事务单元127可以监视每个功能块的数据事务。PMIC 128可以根据事务单元127的控制而控制供应到每个功能块的电力。显示控制器123可以控制SoC 120外部的显示器(或显示装置)，并将SoC 120中生成的数据发送到显示器。
存储器124可以是诸如电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻RAM(RRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)或铁电RAM(FRAM)的非易失性存储器，或者可以是诸如动态RAM(DRAM)、静态RAM(SRAM)、移动DRAM、双倍数据速率(DDR)同步DRAM(SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus DRAM(RDRAM)的易失性存储器。
图13是根据本发明构思的一示例性实施方式的包括存储程序的存储器的计算系统130的框图。根据本发明构思的一示例性实施方式的制造集成电路的方法(例如图11所示的方法)中包括的至少一些操作可以由计算系统130执行。
计算系统130可以是诸如台式计算机、工作站或服务器的固定计算系统，或者可以是诸如膝上型计算机的便携式计算系统。如图13所示，计算系统130可以包括处理器131、输入/输出(I/O)装置132、网络接口133、RAM 134、ROM 135和存储装置(storage)136。处理器131、I/O装置132、网络接口133、RAM 134、ROM 135和存储装置136可以连接到总线137，并且可以通过总线137彼此通信。
处理器131可以是处理单元并且可以包括可执行指令集(例如英特尔架构32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、无内部互锁流水级的微处理器(MIPS)、高级精简指令集计算机(RISC)机器(ARM)或IA-64)的至少一个核，如微处理器、应用处理器(AP)、数字信号处理器(DSP)或GPU。例如，处理器131可以通过总线137访问例如RAM 134或ROM 135的存储器，并且可以执行存储在RAM 134或ROM 135中的指令。
RAM 134可以存储根据本发明构思的示例性实施方式的程序200或程序200的至少部分。程序200可以使处理器131能够执行根据本发明构思的一示例性实施方式的制造集成电路的方法中包括的至少一些操作。换言之，程序200可以包括可由处理器131执行的多个指令。程序200中包括的指令可以使处理器131能够执行例如图11所示的操作S100中的逻辑综合和/或操作S200中的P&R。
存储装置136即使当提供给计算系统130的电力被切断时也不会丢失存储在其中的数据。存储装置136可以包括非易失性存储器件，或者诸如磁带、光盘或磁盘的存储介质。存储装置136可以是从计算系统130可去除的。存储装置136可以存储根据本发明构思的示例性实施方式的程序200。在由处理器131执行之前，程序200或程序200的至少部分可以从存储装置136被加载到RAM 134。或者，存储装置136可以存储以程序语言写入的文件，并且通过编译器生成自该文件的程序200或程序200的至少部分可以被加载到RAM 134。存储装置136还可以存储数据库(DB)251。DB 251可以包括用于设计集成电路的信息，例如图11所示的标准单元库D50。
存储装置136还可以存储将由处理器131处理的数据或已由处理器131处理的数据。换言之，根据程序200，处理器131可以通过处理存储在存储装置136中的数据而生成数据，或者可以将生成的数据存储在存储装置136中。例如，存储装置136可以存储RTL数据D10、网表数据D20和/或布局数据D30。
I/O装置132可以包括诸如键盘或定点装置的输入装置、以及诸如显示装置或打印机的输出装置。例如，用户可以通过I/O装置132触发依据处理器131的程序200的执行、输入图11所示的RTL数据D10和/或网表数据D20、以及核实图11所示的布局数据D30。
网络接口133可以提供对计算系统130外部的网络的访问。例如，网络可以包括多个计算系统和通信链路。通信链路可以包括有线链路、光链路、无线链路或其它类型的链路。
虽然已经参照本发明构思的示例性实施方式具体显示和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种的改变而不背离如由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有在韩国知识产权局于2017年4月11日提交的韩国专利申请第10-2017-0046929号和于2017年9月6日提交的韩国专利申请第10-2017-0113950号的优先权，其公开通过引用全文合并于此。