本发明涉及半导体领域，尤其涉及一种半导体PCM(Process Control Monitor，工艺控制监控)结构及其制作方法。
背景技术：
集成电路的生产过程通常包括光刻、刻蚀、注入和扩散等流程。其中，注入是指将所需掺杂的离子用一定能量注入到半导体衬底内。
半导体衬底(例如由晶圆提供的半导体衬底，晶圆也可称硅片)内部通常为均匀排列的单晶结构，即半导体衬底通常为单晶体。而在晶体管形成过程中，需要进行源漏注入。如果在源漏注入时，采用0°角对半导体衬底进行注入(即注入角度跟晶圆的法线夹角为0°)，会导致注入的深度很不均匀。这个现象被称为注入的沟道效应，注入的沟道效应会导致相应的晶体管性能无法满足相应需求。
为了避免注入的沟道效应，必须采用具有一定角度的注入方法。但是，采用具有一定角度的注入方法，又会导致有些方向的器件存在注入阴影效应。对注入阴影效应进行有效监控，成为业界共同面对的一个问题。
技术实现要素：
本发明解决的问题是提供一种半导体PCM结构及其制作方法，以达到对注入阴影效应进行有效监控。
为解决上述问题，本发明提供了一种半导体PCM结构，包括：位于半导体衬底的第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管相邻，相邻的所述第一晶体管和所述第二晶体管作为一个整体，所述整体孤立地位于所述半导体衬底；或者，所述第一晶体管和所述第二晶体管各自孤立地位于所述半导体衬底；在所述半导体衬底的俯视平面上，所述第一晶体管的栅极和所述第二晶体管的栅极相互垂直。
可选的，所述第一晶体管和所述第二晶体管位于所述半导体衬底所在晶圆的划片槽区域。
可选的，所述第一晶体管的所述栅极平行于所述划片槽区域的延伸方向；或者，所述第二晶体管的所述栅极平行于所述划片槽区域的延伸方向。
可选的，在所述半导体衬底的俯视平面上，所述第一晶体管被第一屏蔽圈包围，所述第二晶体管被第二屏蔽圈包围，所述第一屏蔽圈和第二屏蔽圈位于场氧化层上。
可选的，在所述半导体衬底的俯视平面上，所述第一晶体管的栅极到所述第一屏蔽圈的最小距离等于工艺平台允许的最小设计尺寸值，所述第二晶体管的栅极到所述第二屏蔽圈的最小距离等于工艺平台允许的最小设计尺寸值。
可选的，所述第一晶体管的栅极长度等于所述第二晶体管的栅极长度，所述栅极长度等于工艺平台允许的最小设计尺寸值。
可选的，所述第一晶体管的栅极宽度等于所述第二晶体管的栅极宽度，所述栅极宽度等于所述栅极长度的5～10倍。
可选的，当所述第一晶体管和所述第二晶体管相邻时，所述第一晶体管的源极与所述第二晶体管的源极通过同一导电结构电连接在一起，所述第一晶体管的漏极与所述第二晶体管的漏极绝缘分离。
为解决上述问题，本发明还提供了一种半导体PCM结构的制作方法，包括：在半导体衬底上制作第一晶体管和第二晶体管；将所述第一晶体管与所述第二晶体管制相邻制作，并将相邻的所述第一晶体管和所述第二晶体管作为一个整体，将所述整体孤立地制作在所述半导体衬底；或者，将所述第一晶体管和所述第二晶体管各自孤立地制作在所述半导体衬底；在所述半导体衬底的俯视平面上，将所述第一晶体管的栅极和所述第二晶体管的栅极制作为相互垂直。
可选的，将所述第一晶体管和所述第二晶体管制作在所述半导体衬底所在晶圆的划片槽区域。
本发明技术方案的其中一个方面中，设置位于半导体衬底的第一晶体管和第二晶体管。在所述半导体衬底的俯视平面上，所述第一晶体管的栅极和所述第二晶体管的栅极相互垂直。这种两个栅极相互垂直的晶体管组合，能够使得在源漏注入过程中，其中一个晶体管经受注入阴影效应，而另一个晶体管不经受注入阴影效应。此时，可以通过这两个晶体管的源漏电流差值，得到注入阴影效应对晶体管性能的影响，从而实现对注入阴影效应进行有效监控。
注入阴影效应的情况又可以反映实际注入角度是否出现波动，而得到实际注入角度是否有波动有着很重要的意义，因为它能够对工艺调节提供有益参考。可见，所述半导体PCM结构能够实现对注入工艺的有效监控。
附图说明
图1至图3是本发明实施例所提供的半导体PCM结构各层次结构示意图；
图4至图14是本发明实施例所提供的半导体PCM结构各层次结构示意图。
具体实施方式
为了能够在源漏注入过程中，实现对注入阴影效应的有效监控，本发明提出一种新的半导体PCM结构。所述结构具有位于半导体衬底的第一晶体管和第二晶体管。在所述半导体衬底的俯视平面上，所述第一晶体管的栅极和所述第二晶体管的栅极相互垂直。这种两个栅极相互垂直的晶体管组合，能够使得在源漏注入过程中，其中一个晶体管经受注入阴影效应，而另一个晶体管不经受注入阴影效应。此时，可以通过这两个晶体管的源漏电流差值，得到注入阴影效应对晶体管性能的影响，从而实现对注入阴影效应进行有效监控。
为更加清楚的表示，下面结合附图对本发明做详细的说明。
本发明实施例提供一种半导体PCM结构，请结合参考图1至图3，图1至图3显示了半导体PCM结构的版图设计。
需要特别说明的是，为更加清楚的显示，图1至图3中，均对各结构进行一次标注，即图1中标注过的结构，图2和图3中不再标注，图2中标注过的结构，图3中不再标注。
图1至图3共同显示了，本实施例所提供的半导体PCM结构包括：位于半导体衬底(未标注)的第一晶体管(未标注)和第二晶体管(未标注)。
本实施例中，所述半导体衬底可以集成多种器件，例如包括CMOS器件。
本实施例中，第一晶体管和第二晶体管均以NMOS晶体管为例。
图1显示了第一晶体管和第二晶体管的相应俯视结构。第一晶体管包括源区111、漏区112和栅极113，第二晶体管包括源区121、漏区122和栅极123。同时，图1中，栅极113的长度用长度L显示，栅极113的宽度用宽度W显示。
图2继续显示了，在第一晶体管的源区111上具有导电插塞131，在第一晶体管的漏区112上具有导电插塞132，在第一晶体管的栅极113上具有导电插塞133。
图2继续显示了，在第二晶体管的源区121上具有导电插塞141，在第二晶体管的漏区122上具有导电插塞142，在第二晶体管的栅极123上具有导电插塞143。
结合图2和图3可知，导电插塞131和导电插塞141共同连接至导电结构150，即亦第一晶体管的源区111和第二晶体管的源区121共同连接至同一导电结构150。也就是说，本实施例中，第一晶体管和第二晶体管具有公共源极结构。
需要说明的是，图1至图3中，省略显示其它结构(例如绝缘介质层等)。
本实施例中，设置第一晶体管和第二晶体管相邻，如图1至图3中所示。同时，本实施例设置相邻的第一晶体管和第二晶体管作为一个整体，这个整体孤立地位于半导体衬底。此时，除了第一晶体管和第二晶体管自身相邻外，第一晶体管和第二晶体管与半导体衬底的其它结构是没有联系的。通过这样的设置，一方面，第一晶体管和第二晶体管相邻(即它们相邻制作在一起，便于一同制作)，能够更好地对相应的注入工艺进行监控；另一方面，第一晶体管和第二晶体管与半导体衬底的其它结构是没有联系，能够防止第一晶体管和第二晶体管对半导体衬底的其它结构造成不良影响。
本实施例中，在所述半导体衬底的俯视平面上，第一晶体管的栅极113和第二晶体管的栅极123相互垂直，如图1中所示。
设置第一晶体管的栅极113和第二晶体管的栅极123相互垂直，可以使栅极113下方的沟道与栅极123下方的沟道相互垂直。
需要说明的是，其它实施例中，也可以将第一晶体管和第二晶体管各自孤立地位于半导体衬底上，即：不仅第一晶体管和第二晶体管与半导体衬底上其它的结构也没有联系，而且，第一晶体管和第二晶体管之间并不相邻，而是相互孤立。但是，在所述半导体衬底的俯视平面上，第一晶体管的栅极和第二晶体管的栅极始终相互垂直。
本实施例中，可以进一步使得，第一晶体管和第二晶体管位于半导体衬底所在晶圆的划片槽区域。
晶圆的划片槽区域是后续要进行切割的区域，也就是会被切割去除的区域。将第一晶体管和第二晶体管制作于这个区域，后续可以直接切割去除，因此，不会对晶圆其它器件和结构造成任何影响。可见，本实施例将半导体PCM结构制作在这一区域时，能够使得在使用完所述半导体PCM结构后，使半导体PCM结构在后续切割晶圆过程中被一并切割去除，而不必增加额外的去除步骤。
需要说明的是，其它实施例中，第一晶体管和第二晶体管也可以不必制作于划片槽区域。
本实施例中，第一晶体管的栅极113平行于划片槽区域的延伸方向。
第一晶体管的栅极113平行于划片槽区域的延伸方向，即第一晶体管的栅极113的长度所在方向平行于划片槽区域的延伸方向。栅极113的宽度所在方向为图1中宽度W所在方向。
划片槽区域的延伸方向，即划片槽区域在晶圆(亦即所述半导体衬底)俯视表面上的延伸方向。通常，划片槽区域的延伸方向包括相互垂直的两个方向，可以分别用划片槽X方向和划片槽Y方向表示。为方便描述，将划片槽区域对应的延伸方向称为第一方向，可知，第一方向为相互垂直的两个方向中的任意一个方向。
为方便描述，进一步将源漏注入工艺过程中，倾角注入在晶圆表面的投影方向称为第二方向。
在现有情况下，上述第一方向和上述第二方向是相互平行或相互垂直的。这是目前工艺上通常采用的做法。而正是利用这样的做法，当第一晶体管的栅极113平行于所述第一方向时，第一晶体管的栅极113会平行或垂直于所述第二方向。此时，就会出现这样的情况：第一晶体管和第二晶体管中，有一个晶体管会出现注入阴影效应的，而另一个器件没有注入阴影效应。
当第一晶体管和第二晶体管中，有一个晶体管会出现注入阴影效应的，而另一个器件没有注入阴影效应时，后续可以通过测试两个晶体管的源漏电流(饱和源漏电流)差值，反映注入阴影效应对晶体管器件的影响，进而起到对注入时实际注入角度的良好监控功能。
需要说明的是，其它实施例中，也可以是第二晶体管的栅极平行于划片槽区域的延伸方向。此时，第一晶体管的栅极垂直于划片槽区域的延伸方向，此时，仍然可以得到第一晶体管的栅极平行或垂直于所述第二方向。
请参考图1至图3，所述半导体PCM结构还包括第一屏蔽圈101和第二屏蔽圈102。本实施例中，在所述半导体衬底的俯视平面上，第一晶体管被第一屏蔽圈101包围，第二晶体管被第二屏蔽圈102包围。
本实施例中，可以设置第一屏蔽圈101和第二屏蔽圈102位于场氧化层(场氧化层未示出)上。
第一屏蔽圈101和第二屏蔽圈102的作用是，保证两个晶体管在各个制作工艺过程中(例如在栅极的制作过程中)保持相同的周围环境。而两个晶体管在各个工艺过程中保持相同的周围环境，能够使两个晶体管的性能不会受负载效应的影响，确保后续测试出的两个晶体管的源漏电流(Ids)差值，反映的就是有无注入阴影效应而导致的差值，从而使得半导体PCM结构能够更加有效地对注入阴影效应进行有效监控。
本实施例中，在所述半导体衬底的俯视平面上，第一晶体管的栅极到第一屏蔽圈101的最小距离等于工艺平台允许的最小设计尺寸值，第二晶体管的栅极到第二屏蔽圈102的最小距离等于工艺平台允许的最小设计尺寸值。这种情况下，能够使半导体PCM结构尺寸更小，同时，也有利于对注入阴影效应进行有效监控。
栅极长度影响的是沟道的长度，如图1中，栅极113的长度L会与栅极113下方的沟道的长度大致相等。
栅极宽度影响的是沟道的宽度，如图1中，栅极113的宽度W会与栅极113下方的沟道的宽度大致相等。
本实施例设置栅极113的长度L(亦即栅极123的长度)为工艺平台允许的最小设计尺寸值。此时，两个晶体管的沟道长度也大致等于长度L。此时，第一晶体管和第二晶体管的沟道长度均为整个芯片中可以制作的最小沟道长度，从而能够更好地用于对相应的注入工艺进行监控。
本实施例中，宽度W设置为长度L的5～10倍。宽度W不用太小，如果太小，则从第一晶体管和第二晶体管测试到的源漏电流差异，或者电流过小的情况，导致无法反映注入角度偏差造成的影响。宽度W也不应太大，特别是在将两个晶体管均制作在所述晶圆的划片槽区域时。在0.5μm的工艺平台中，划片槽区域的宽度通常在60μm～80μm，为了保证两个晶体管均不超出划片槽区域，因此，设置宽度W在10倍的长度L以下。
本实施例中，工艺平台允许的最小设计尺寸值可以为0.5μm。此时，各栅极到各屏蔽圈的距离也可以为0.5μm。需要说明的是，本发明所提供的半导体PCM结构不仅仅针对0.5um的工艺平台，对于多晶硅栅极的工艺平台通常都适用，例如对于0.35μm～0.5μm的工艺平台。
本实施例中，除了特殊的几个尺寸值之外，其它结构的尺寸值均采用工艺平台允许的最小设计尺寸值，这样使得相应的半导体PCM结构的监控作用更全面，因为，这样的半导体PCM结构，对于即便是对采用最小设计尺寸值制作的晶体管也能有对比作用，因此，也有相应的监控作用。
如图3所示，本实施例中，当第一晶体管和第二晶体管相邻，第一晶体管的源极与第二晶体管的源极通过同一导电结构电连接在一起。也就是说，本实施例中，设置两个晶体管器件具有公共源极。具有公共源极有助于后续测试源漏电流时，在公共源极接入电压后，两个晶体管的相应源极电压一致，从而使得漏极的电流差能够更加准确的反映出注入阴影效应的影响。因此，相应的，本实施例中，第一晶体管的漏极与第二晶体管的漏极绝缘分离，并且，用于分别连接到相应的电流测试端。
正如背景技术中所述，为了避免注入沟道效应，通常进行注入时，需要采用倾斜一定角度(常见为7°，但本实施例适用于在0°～45°之间的任何角度注入)的注入方法。但是，这种注入方法会导致在晶体管器件栅极其中一侧下方的半导体衬底(即为相应的源区或漏区)形成注入阴影，这个阴影的大小跟注入角度有直接关系，会造成相应的注入阴影效应。而由于有注入阴影效应的存在会导致器件的饱和电流(源漏饱和电流)发生变化。
而本实施例中，所提供的半导体PCM结构，所述结构具有位于半导体衬底的第一晶体管和第二晶体管。在所述半导体衬底的俯视平面上，所述第一晶体管的栅极和所述第二晶体管的栅极相互垂直。这种两个栅极相互垂直的晶体管组合，能够使得在源漏注入过程中，其中一个晶体管经受注入阴影效应，而另一个晶体管不经受注入阴影效应。从而可知，此时，只需要通过对比对比两个晶体管的的源漏电流差值，就能够反映出阴影大小，进而得到相应注入阴影效应的情况，从而达到对注入阴影效应的有效监控。
注入阴影效应的情况又可以反映实际注入角度是否出现波动，而得到实际注入角度是否有波动有着很重要的意义，因为它能够对工艺调节提供有益参考。可见，所述半导体PCM结构能够实现对注入工艺的有效监控。
本发明另一实施例提供一种半导体PCM结构的制作方法，请参考图4至图14。
图4至图14中共同显示了在半导体衬底上制作第一晶体管和第二晶体管。
需要说明的是，本实施例是在半导体衬底上制作第三晶体管的同时，在半导体衬底上制作第一晶体管和第二晶体管的。所述第三晶体管可以是半导体衬底上芯片电路内部的晶体管。也就是说，本实施例提供的制作方法中，在制作半导体PCM结构时，可以是在制作芯片内部的其它结构的同时一并形成，而不必额外采用单独的步骤，从而节省工艺步骤，节约成本。
与前述图1至图3所示实施例相同的，本实施例中，可以将第一晶体管与第二晶体管制相邻制作，并将第一晶体管和第二晶体管孤立地制作在半导体衬底上。或者，也可以将第一晶体管和第二晶体管各自孤立地制作在半导体衬底上。
图4至图14虽未同时显示，但本实施例中，在半导体衬底的俯视平面上，将第一晶体管的栅极和第二晶体管的栅极制作为相互垂直(图4至图12作为一组，图13及图14作为另一组，两组图分别显示了第一晶体管的栅极和第二晶体管的栅极，以表示它们相互垂直)，可结合参考前述实施例相应内容。
与前述图1至图3所示实施例相同的，本实施例中，将第一晶体管和第二晶体管制作在半导体衬底所在晶圆的划片槽区域。
与前述图1至图3所示实施例相同的，本实施例中，将第一晶体管的栅极制作为平行于划片槽区域的延伸方向。或者，将第二晶体管的栅极制作为平行于划片槽区域的延伸方向。
图4至图14虽未显示，但本实施例中，在半导体衬底的俯视平面上，制作第一屏蔽圈包围第一晶体管，制作第二屏蔽圈包围第二晶体管，将第一屏蔽圈和第二屏蔽圈制作在场氧化层上。第一屏蔽圈和第二屏蔽圈的结构特点、性质和优点可以参考前述实施例相应内容。
与前述图1至图3所示实施例相同的，本实施例中，在俯视平面上，设置第一晶体管的栅极到第一屏蔽圈的距离大于等于最小设计尺寸值，设置第二晶体管的栅极到第二屏蔽圈的距离等于第一晶体管的栅极到第一屏蔽圈的距离。
与前述图1至图3所示实施例相同的，本实施例中，栅极的宽度与沟道区域的长度相关，并设置栅极的长度等于工艺平台允许的最小设计尺寸值。
与前述图1至图3所示实施例相同的，本实施例中，栅极的宽度等于沟道区域的宽度，设置沟道区域的栅极的宽度等于栅极长度的5～10倍。
与前述图1至图3所示实施例相同的，本实施例中，当第一晶体管和第二晶体管相邻，设置第一晶体管的源极与第二晶体管的源极通过同一导电结构电连接在一起。设置第一晶体管的漏极与第二晶体管的漏极绝缘分离。
具体制作步骤请参考以下内容。
请参考图4，提供半导体衬底200。
本实施例中，半导体衬底200可以为P型衬底硅片。不同工艺的P型衬底硅片电阻率不同，本实施例中，可以采用0.5μm多晶硅栅的CMOS工艺，相应的，可以采用P型100晶向，并控制衬底的电阻率在15Ω·cm～25Ω·cm。
请参考图5，对半导体衬底200进行阱注入，形成P阱210(PW)。
本实施例要制作的第一晶体管和第二晶体管均以NMOS管为例，因此，此步骤形成的是相应的P阱210。
本步骤中，P阱210注入采用的离子可以是硼离子，注入的能量可以为160Kev，注入的剂量可以为1.5E13atom/cm2，注入之后，可以进行P阱210推进(激活)。
请参考图6，制作相应的场氧化层220。
本实施例中，可以采用LOCOS工艺，选择性氧化的制作方法相应场氧化层220。场氧化层220的厚度可以控制在
请参考图7，形成栅材料层230。
该步骤中，通常包括：在对图3所示结构进行清洗后，生长栅氧化层(通常较薄，未示出)，栅氧化层的厚度可以在然后，进行多晶硅沉积，沉积的多晶硅层厚度可以为所述多晶硅层即为栅材料层230。
请继续参考图7，在栅材料层230上形成光刻胶层240。
光刻胶层240可以采用涂胶方式形成在多晶硅材料的栅材料层230上。
请参考图8，对光刻胶层240进行光刻、曝光和显影等步骤，形成光刻胶掩膜241。
请参考图9，以光刻胶掩膜241为掩模，对栅材料层230进行刻蚀，形成第一晶体管的栅极231。
请参考图10，去除光刻胶掩膜241。
请参考图11，对栅极231两侧下方的P阱210进行源漏注入250，形成注入区261和注入区262。
本实施例中，源漏注入250进行的是N型注入(N+注入，或称N型重掺杂注入)，注入采用的离子可以为砷离子，注入的能量可能为80Kev，注入的剂量可以为4E15atom/cm2，注入的角度可以为0°～45°，例如通常采用7°。需要说明的是，这个步骤过程中，相应的所述第三晶体管也进行源漏注入。或者说，正是在所述第三晶体管也进行源漏注入时，也同时对第一晶体管和第二晶体管进行源漏注入。
前面背景技术已经介绍为何需要注入角度，从图12可以进一步看到，栅极左侧的注入区261没有位于栅极的正下方，而是由于注入角度及栅极本身的阻挡作用，而形成了一个阴影部分。对于0.35μm厚的栅极231而言，可以计算出这个阴影的长度为0.35×tan7°≈0.04μm。如果，栅极231的长度(即对应沟道的原设计长度)为0.5μm，则此时，第一晶体管源极跟漏极的实际距离约为0.5+0.04＝0.54μm。
请参考图12，对源漏注入250产生的注入区261和262进行注入激活，形成源区263和漏区264(源区263和漏区264的位置可以对调)。
本步骤中，可以在800℃的温度条件下，进行30min的激活过程，以激活被注入的离子。同时也可用于离子注入损伤修复。此外，由于有短暂高温过程，注入的离子会有少量横向跟纵向扩散，若离子横向扩散0.1μm，此时，源区263和漏区264之间的距离，即源区263和漏区264之间的沟道长度，变为约0.54-0.1-0.1＝0.34μm。
请参考图13，上述源漏注入250同时对第二晶体管的栅极271两侧下方的P阱210进行，从而形成注入区281和注入区282，可结合参考图11对应的内容。
由于前面已经提到，第一晶体管的栅极231与第二晶体管的栅极271相互垂直，因此，事实上图11和图13显示的是成90度的两个不同截面。
从图13的截面看，源漏注入250过程中，注入的离子并不会导致第二晶体管存在注入阴影，其原因可以结合参考前述实施例相应内容。
请参考图14，与图12相同的，在经过源漏注入250之后，图12对应的激活步骤也同时对栅极271两侧下方的P阱210进行，此时注入区281和注入区282分别成为源区283和漏区284(源区283和漏区284可以对调)。
经过激活后，源区283和漏区284之间的沟道长度可以变为0.5-0.1-0.1＝0.3μm，相对于前面源区263和漏区264对应的沟道长度而言，源区283和漏区284之间的沟道长度比源区263和漏区264之间的沟道长度大了约10％(即0.34μm比0.3μm大了约10％)。而沟道长度对器件饱和电流Ids有直接影响。由于存在这样的沟道长度差值，后续在测试源漏(饱和)电流时，就会体现为电流差值，因此，通过测试相应的电流差值，就能够得到相应的注入阴影效应程度，从而达到对实际注入角度的监控，可结合参考前述实施例相应内容。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。