本揭示内容是关于一种半导体装置，特别是关于一种保护电路的半导体装置。
背景技术：
闭锁效应(Latch-up)为与互补式金氧半场效晶体管(CMOS)结构有关的常见的问题其包含不想要的传导机制。CMOS集成电路包含寄生P型/N型/P型/N型结构其当P型/N型/P型/N型其中一个接面为正向偏压时有闭锁效应的问题。保护环结构及/或拾起结构被应用至CMOS集成电路去预防闭锁效应问题，但是保护环及/或拾起结构消耗大量布线面积。
技术实现要素：
本揭示内容的实施方式是关于一种半导体装置，其包含第一传导型的第一井、位于第一井的第一传导型的第一区、位于第一井的第二传导型的多个第二区、位于第一井的第二传导型的第三区与第一阻抗负载。其中，位于第一井的第一传导型的第一区耦接至第一参考电压端子。位于第一井的第二传导型的多个第二区中，多个第二区的一区耦接至第一参考电压端子，以及该多个第二区与第一井包含在一结构内其操作为第一晶体管。第一阻抗负载耦接在第三区与第二参考电压端子之间。
附图说明
通过阅读以下对实施例的详细描述可以更全面地理解本揭示案，参考附图如下：
图1绘示根据本揭示文件的一些实施例中一种电路的示意图；
图2绘示根据本揭示文件的一些其他实施例中一种电路的示意图；
图3绘示根据本揭示文件的各种不同的实施例中一种电路的示意图；
图4绘示，根据本揭示文件的一些实施例中，在图3中的一种半导体装置的截面图；
图5绘示，根据本揭示文件的一些实施例中，在图4中的半导体装置的部分与阻抗负载的截面图；
图6绘示，根据本揭示文件的一些其他实施例中，在图4中的半导体装置的部分与阻抗负载的截面图；
图7绘示，根据本揭示文件的替代的实施例中，在图4中的半导体装置的部分与阻抗负载的截面图；
图8绘示，根据本揭示文件的各种不同的实施例中，在图4中的半导体装置的部分与阻抗负载的截面图；
图9绘示，根据本揭示文件的各种不同的实施例中，应用在图1-3所示的电路或图4-8所示的半导体装置的方法的流程图。
具体实施方式
下文是举实施例配合所附图式作详细说明，但所描述的具体实施例仅仅用以解释本发明实施例，并不用来限定本发明实施例，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明实施例揭示内容所涵盖的范围。
参考图1。图1为根据本揭示文件的各种不同的实施例中电路100的示意图。电路100包含晶体管Q1及Q2、阻抗R1及R2，与阻抗负载110。在一些实施例中，晶体管Q1有4个端子，以及晶体管Q2有3个端子。如图，晶体管Q1有基极B1透过阻抗R1耦接至参考电压端子VDD，射极E1耦接至参考电压端子VDD，第一集极C11透过阻抗R2耦接至参考电压端子VSS，以及第二集极C12透过阻抗负载110耦接至参考电压端子VSS。晶体管Q2有基极B2耦接至阻抗R2与第一晶体管Q1的第一集极C11，射极E2耦接至参考电压端子VSS，以及集极C2透过阻抗R1耦接至晶体管Q1的基极B1与参考电压端子VDD。以一不同方式解释，晶体管Q1有二集极C11与C12，以及晶体管Q2有集极C2。晶体管Q1与Q2耦接在一起其操作为硅控整流器(SCR)。
在一些实施例中，晶体管Q1为PNP结构双极性晶体管(BJT)，以及晶体管Q2为NPN结构双极性晶体管。
依据图1中的电路100如图示的操作，当触发源(未显示)被产生去启动晶体管Q1，少数载子从晶体管Q1的基极-射极(B1-E1)接面被注入。少数载子透过晶体管Q1的第一集极C11与阻抗R2向参考电压端子VSS放电，以及也透过晶体管Q1的第二集极C12与阻抗负载110向参考电压端子放电。当少数载子透过晶体管Q1的第一集极C11与第二集极C12放电时，电流IC1与电流IC2相应地产生。随着电流IC1流经阻抗R2时，电压在晶体管Q2的基极B2处产生。若晶体管Q2的基极-射极的电压VBE足够使晶体管Q2被启动，晶体管Q2将会被启动，以及因此包含晶体管Q1与Q2的硅控整流器(SCR)将会被启动。
在一些做法中，少数载子大部分通过路径其包含，例如，图1所示的晶体管Q1的第一集极C11放电。相应地，如前述的方式在集成电路中寄生硅控整流器轻易地被启动。因此，包含寄生硅控整流器的集成电路能被轻易地在不想要的清况下导通(在一些做法中亦被称为“闭锁效应”)，其在一些情况下导致集成电路的破坏。
相较于上述的做法，使少数载子放电，一分流路径包含，如图1所绘，晶体管Q1的第二集极C12与本应用的实施例提供的阻抗负载110。如前所讨论，当少数载子放电时流经分流电路的电流IC2亦产生。随着电流IC2产生，相较于相关的做法，电流IC1减少。因此，图1中启动晶体管Q2所需的电压增加。相应地，启动包含晶体管Q1与Q2在内的硅控整流器的电压也增加，以及硅控整流器将不会在不想要的情况下轻易地被启动。在一些实施例中用于硅控整流器的上述电压也被称为保持电压，其包含电压其足够使硅控整流器保持启动。因此，包含硅控整流器的集成电路将不会在不想要的情况下导通，以及其将会防止被不想要的操作破坏。包含硅控整流器的集成电路因免疫于闭锁效应而被改善。
阻抗负载110与图1中电路100中晶体管Q1的集极C11与C12为示意的用途。各种不同数目的阻抗负载与电路100中晶体管Q1的集极都在此揭示文件的范畴之内。
在替代的实施例中，晶体管Q2有四个端子，以及晶体管Q1有三个端子。参考图2。图2为依据本揭示文件的各种不同的实施例描绘的电路200的示意图。依照图2中的实施例，为了易于理解其沿用如同图1中的元件相同的编号。电路200包含晶体管Q1与Q2，阻抗R1与R2，与阻抗负载220。如图，相较于图1中的电路100，晶体管Q1仅有一个集极C1其通过阻抗R2耦接至参考电压端子VSS，以及晶体管Q2有一个第一集极C21其耦接至晶体管Q1的基极B1与阻抗R1，以及第二集极C22通过阻抗负载220耦接至参考电压端子VDD。以一不同方式解释，晶体管Q2有二个集极C21与C22，以及晶体管Q1有一个集极C1。相似于电路100，晶体管Q1与Q2被操作为硅控整流器(SCR)。
如图2中电路200的操作的描绘，当触发源(未显示)产生去启动晶体管Q2，少数载子从晶体管Q2的基极-射极(B2-E2)接面注入。少数载子通过晶体管Q2的第一集极C21与阻抗R1放电至参考电压端子VDD，以及透过晶体管Q2的第二集极C22与阻抗负载220放电至参考电压端子VDD。当少数载子通过晶体管Q2的第一集极C21与第二集极C22放电时，电流IC1与电流IC2相应产生。随着电流IC1流经阻抗R1，在晶体管Q1的基极B1的电压产生。若晶体管Q1的基极-射极电压VBE足够使晶体管Q1启动，晶体管Q1将被启动，以及包含晶体管Q1与Q2在内的硅控整流器(SCR)将被启动。
在一些做法中，少数载子大部分通过包含，例如，图2所绘的晶体管Q2的第一集极C21的路径放电。相应地，如上所讨论的一方式中集成电路中寄生硅控整流器轻易地被启动。因此，包含寄生硅控整流器的集成电路能轻易地在不想要的情况下导通(在一些做法中亦称为“闭锁效应”)，其导致集成电路在一些情况下的破坏。
相较于上述的做法，使少数载子放电，一分流路径包含，如图2所绘，晶体管Q2的第二集极C22与本应用的实施例提供的阻抗负载220。如前所讨论，当少数载子放电时流经分流路径的电流IC2亦产生。随着电流IC2被产生，相较于相关的做法，电流IC1减少。因此，图2中启动晶体管Q1所需的电压增加。相应地，启动包含晶体管Q1与Q2在内的硅控整流器的保持电压也增加，以及硅控整流器将不会在不想要的情况下轻易被启动。因此，包含硅控整流器的集成电路将不会在不想要的情况下导通，以及其将会防止被不想要的操作破坏。包含硅控整流器的集成电路因免疫于闭锁效应而被改善。
阻抗负载220与图2中电路200中晶体管Q2的集极C21与C22为示意的用途。各种不同数目的阻抗负载与电路200中晶体管Q2的集极都在此揭示文件的范畴之内。
在一些替代的实施例中，晶体管Q1有四个端子，以及晶体管Q2有四个端子。以图3为例。图3为依据本揭示文件的各种不同的实施例描绘的电路300的示意图。依照图3中的实施例，为了易于理解沿用如同图1中的元件相同的编号。电路300包含晶体管Q1与Q2，阻抗R1与R2，与二阻抗负载310及320。如图，相较于图1中的电路100，晶体管Q2有第一集极C21耦接至晶体管Q1的基极B1与阻抗R1，以及第二集极C22通过阻抗负载320耦接至参考电压端子VDD。以一不同方式解释，晶体管Q1有二集极C11及C12，以及晶体管Q2有二集极C21与C22。相似于电路100，晶体管Q1与Q2被操作为硅控整流器(SCR)。
图3中电路300的操作相似于第1与2图中的电路100与200。少数载子通过晶体管Q1的第一集极C11与阻抗R2放电至参考电压端子VSS，以及通过晶体管Q1的第二集极C12与阻抗负载310放电至参考电压端子VSS。再者，少数载子通过晶体管Q2的第一集极C21与阻抗R1放电至参考电压端子VDD，以及通过晶体管Q2的第二集极C22与阻抗负载320放电至参考电压端子VDD。
在一些做法中，少数载子大部分通过包含，例如，图3所绘的晶体管Q1的第一集极C11与晶体管Q2的第一集极C21的路径放电。相应地，如上所讨论的方式中集成电路中寄生硅控整流器轻易地被启动。因此，包含寄生硅控整流器的集成电路能轻易地在不想要的情况下导通(在一些做法中亦称为“闭锁效应”)，其导致集成电路在一些情况下的破坏。
相较于上述的做法，使少数载子放电，二分流路径包含，如图3所绘，晶体管Q1的第二集极C12、阻抗负载310、晶体管Q2的第二集极C22与本应用的实施例提供的阻抗负载320。如前所讨论，当少数载子放电时流经分流路径的电流IC2亦产生。因此，包含硅控整流器的集成电路将不会在不想要的情况下导通，以及其将会防止被不想要的操作破坏。包含硅控整流器的集成电路因免疫于闭锁效应而被改善。
图3中电路300中阻抗负载310、320，晶体管Q1的集极C11及C12与晶体管Q2的集极C21与C22为示意的用途。各种不同数目的阻抗负载与电路300中晶体管Q1与Q2的集极都在此揭示文件的范畴内。
在一些实施例中，阻抗负载110、220、310与330的电阻值范围约在数十欧姆至2000欧姆。阻抗负载的电阻值为示意的用途。各种不同电阻值的阻抗负载110、220、310与330都在此揭示文件的范畴之内。例如，在各种不同的实施例中，每一阻抗负载110、220、310与330的电阻值被设定至能使电荷能通过对应的阻抗负载放电。
以图3与图4为例。图4为，依据本揭示文件中一些实施例，图3中电路300的半导体装置400的截面图。半导体装置400包含基板410，第一传导型的井420，第二传导型的井430，第一传导型的区域421、432、433与434，第二传导型的区域422、423、424与431，绝缘体425，与阻抗负载310与320。第一传导型的区域421与第二传导型的区域422、423与424位于第一传导型的井420。第二传导型的区域431与第一传导型的区域432、433与434位于第二传导型的井430。阻抗负载310耦接于第二传导型的区域424与参考电压端子VSS之间，以及阻抗负载320耦接于第一传导型的区域434与参考电压端子VDD之间。依图4为例在一些实例中，晶体管M1依据晶体管Q1形成，以及晶体管M2依据晶体管Q2形成。如图，区域422及423与井420包含于一结构内其操作为晶体管M1，以及区域432及433与井430包含于一结构内其操作为晶体管M2。在一些实施例中，晶体管M1与M2均为金氧半场效(MOSFET)晶体管。
在一些实施例中，第一传导型为N型，第二传导型为P型，以及基板410为P型基板。相应地，区域421、432、433与434为N型主动区，以及区域422、423、424与431为P型主动区。P型区域422与423与N型井420包含于一结构其操作为P型金氧半场效晶体管M1。N型区域432与433与P型井430包含于一结构其操作为N型金氧半场效晶体管M2。以第3与图4为例，区域422对应至晶体管Q1的射极E，井420对应至晶体管Q1的基极B，井430对应至晶体管Q1的集极C1，区域424对应至晶体管Q1的集极C2，区域432对应至晶体管Q2的射极E，井430对应至晶体管Q2的基极B，井420对应至晶体管Q2的集极C1，区域434对应至晶体管Q2的集极C2。相应地，P型区域422，N型井420与P型井430形成图3中的晶体管Q1。相似地，N型井420，P型井430与N型区域432形成图3中的晶体管Q2。如上所述，晶体管Q1与Q2操作为硅控整流器(SCR)。以一不同方式解释，P型区域422，N型井420，P型井430与N型区域432形成寄生P型N型P型N型结构其操作为该硅控整流器(SCR)。阻抗R1有井420的电阻值，以及阻抗R2有基板410的电阻值。因此，于井420内的少数载子通过区域424与阻抗负载310的通道放电至参考电压端子VSS，以及于井430内的少数载子通过区域434与阻抗负载320的通道放电至参考电压端子VDD。第一传导型与第二传导型为示意的用途。各种不同传导型的第一传导型与第二传导型都在此揭示文件的范畴之内。在一些实施例中，第一传导型为P型，第二传导型为N型，以及参考电压端子VDD与VSS为互相交换的。
在一些实施例中，至少一阻抗负载110、220、310与320包含金属线图案或金属布图。在一些实施例中，金属线图案包含图案于布线中，其被植入做为阻抗负载110、220、310、320或组合。在一些实施例中，金属布图包含金属连接，其被植入做为阻抗负载110、220、310、320或其组合。以图5为例。图5为，依据本揭示文件的一些实施例，图4中半导体装置400的部分与阻抗负载540的截面图。以图3与图5为例，区域422对应至晶体管Q1的射极E1，井420对应至晶体管Q1的基极B1，以及区域424对应至晶体管Q1的集极C12。依照图2中的实施例，为了易于理解沿用如同图4中的元件相同的编号。
在一些实施例中，耦接于区域424与参考电压端子VSS之间的阻抗负载540包含金属线图案545(或在各种不同实施例中的金属布图)，以及金属线图案545有电阻值。如上所讨论，如图，区域421为N型主动区，以及区域422、423与424为P型主动区。P型区域422与423与N型井包420含于一结构其操作为P型金氧半场效(MOSFET)晶体管M1。于井420内的少数载子通过区域424与金属线图案545的路径放电至参考电压端子VSS。以一不同方式解释，于图3中晶体管Q1的基极B1的少数载子通过区域424与金属线图案545的路径放电至参考电压端子VSS。因此，相较于前述的做法，例如保护环或拾起结构，预防闭锁应的布线区域有效地被节省。
在替代的实施例中，相较于图5，金属线图案545耦接于区域424与参考电压端子VDD(未显示于图5)之间。如图，第一传导型为P型，第二传导型为N型，以及基板410为P型，以及区域421与422耦接至参考电压端子(未显示于图5)VSS。于井420内的少数载子通过区域424与金属线图案545的路径放电至参考电压端子VDD(未显示于图5)。以一不同方式解释，于图2中晶体管Q2的基极B2的少数载子通过区域424与金属线图案545的路径被电至参考电压端子VDD。
在一些实施例中，阻抗负载110、220、310、320或其组合包含被启动的晶体管。参考图6。图6为，依据本揭示文件的一些实施例，图4中半导体装置400的部分与阻抗负载640的截面图。依据图6的实施例，为了易于理解沿用如同图4中的元件相同的编号。
相较于图5中半导体装置500，半导体装置600还包含井630与区域631、632与633。区域631、632与633位于井630。如图，阻抗负载640耦接于区域424与参考电压端子VSS之间，第一传导型为N型，第二传导型为P型，以及基板410为P型。区域421、632与633为N型主动区，以及区域422、423、424与631为P型主动区。P型区域422与423与N型井420包含于一结构内其操作为P型金氧半场效(MOSFET)晶体管M1。N型区域632及633与P型井630包含于一结构内其操作为被启动的N型金氧半场效(MOSFET)晶体管M3。晶体管M3的N型区域633耦接至P型区域424，以及晶体管M3的N型区域632耦接至参考电压端子VSS。因此，于井420内的少数载子通过区域424与晶体管M3的路径被电至参考电压端子VSS。以一不同方式解释，于图1中晶体管Q1的基极B1的少数载子通过区域424与晶体管M3的路径放电至参考电压端子VSS。因此，相较于前述的作法，例如保护环或拾起结构，预防闭锁效应的布线区域有效地被节省。
在替代的实施例中，相较于图6，阻抗负载640耦接于区域424与参考电压端子VDD(未显示于图6)之间。如图，第一传导型为P型，第二传导型为N型，以及基板410为P型，以及区域421与422耦接至参考电压端子VSS(未显示于图6)。于井420内的少数载子通过区域424与晶体管M3的路径放电至参考电压端子VDD(未显示于图6)。以一不同方式解释，于图2中晶体管Q2的基极B2的少数载子通过区域424与晶体管M3的路径放电至参考电压端子VDD。
参考图7。图7为，依据本揭示文件的一些实施例，图4中半导体装置400的部分与阻抗负载740的截面图。依据图7的实施例，为了易于理解沿用如同图4中的元件相同的编号。
相较于图5中半导体装置500，半导体装置700还包含区域731其位于井420。如图，阻抗负载640耦接至参考电压端子VSS，第一传导型为N型，第二传导型为P型，以及基板410为P型。区域421为N型主动区，以及区域422、423、424与731为P型主动区。P型区域422与423与N型井420包含于一结构内其操作为P型金氧半场效(MOSFET)晶体管M1。P型区域424及731与N型井420包含于一结构内其操作为被启动的P型金氧半场效(MOSFET)晶体管M3。晶体管M3的P型区域731耦接至参考电压端子VSS。因此，于井420内的少数载子通过晶体管M3的路径放电至参考电压端子VSS。以一不同方式解释，于图1中晶体管Q1的基极B1的少数载子通过晶体管M3的路径放电至参考电压端子VSS。因此，相较于前述的作法，例如保护环或拾起结构，预防闭锁应的布线区域有效地被节省。
在替代的实施例中，相较于图7，阻抗负载740耦接至参考电压端子VDD(未显示于图7)。如图，第一传导型为P型，第二传导型为N型，基板410为P型，以及区域421与422耦接至参考电压端子VSS(未显示于图7)。于井420内的少数载子通过晶体管M3的路径放电至参考电压端子VDD(未显示于图7)。以一不同方式解释，于图2中晶体管Q2基极B2的少数载子通过晶体管M3的路径放电至参考电压端子VDD。
以图8为例。图8为，依据本揭示文件的一些实施例，图4中半导体装置400的部分与阻抗负载840的截面图。依据图8的实施例，为了易于理解沿用如同图4中的元件相同的编号。
相较于图5中半导体装置500，半导体装置800还包含井830及850，以及区域831、832与833。区域831、832与833位于井830，以及井850位于井420与830之间。如图，阻抗负载840耦接于区域424与参考电压端子VSS之间，第一传导型为N型，第二传导型为P型，井830为N型，井850为P型，以及基板410为P型。区域421及831为N型主动区，以及区域422、423、424、832与833为P型主动区。P型区域422与423与N型井420包含于一结构内其操作为P型金氧半场效(MOSFET)晶体管M1。P型区域832及833与N型井830包含于一结构内其操作为被启动的P型金氧半场效(MOSFET)晶体管M3。晶体管M3的P型区域833耦接至参考电压端子VSS。因此，于井420内的少数载子通过区域424与晶体管M3的路径放电至参考电压端子VSS。以一不同方式解释，于图1中晶体管Q1的基极B1的少数载子通过区域424与晶体管M3的路径被电至参考电压端子VSS。因此，相较于前述的作法，例如保护环或拾起结构，预防闭锁应的布线区域有效地被节省。
在替代的实施例中，相较于图8，阻抗负载840耦接于区域424与参考电压端子VDD(未显示于图8)之间。如图，第一传导型为P型，第二传导型为N型，以及井830为P型，井850为N型，基板410为P型，以及区域421与422耦接至参考电压端子VSS(未显示于图8)。于井420内的少数载子通过区域424与晶体管M3的路径放电至参考电压端子VDD(未显示于图8)。以一不同方式解释，于图2中晶体管Q2的基极B2的少数载子通过区域424与晶体管M3的路径放电至参考电压端子VDD。
以图9为例。图9为，依据本揭示文件的各种不同的实施例，描绘应用在图1-3描绘的电路100、200与300或在图4-8描绘的半导体装置400、500、600、700与800的方法900流程图。为了简单起见，参考图1的电路100的图9中的方法900于后讨论。方法900包含操作S901、S902、S903、S904与S905。这些操作为示意的用途。额外的操作都在此揭示文件的范畴之内。例如，在各种不同的实施例中，于方法900的这些操作之前、之间、以及/或之后提供的额外操作，以及/或被方法900的其他实施例取代或取消的一些已述的操作。
以图9的方法900与图1为例，在操作S901中，当触发源(未显示)被产生去启动晶体管Q1时，少数载子从晶体管Q1的基极-射极(B-E)接面被注入。
以图9的方法900与图1为例，在操作S902中，少数载子通过晶体管Q1的第一集极C11与阻抗R2向参考电压端子VSS放电，因此电流IC1相应产生。
以图9的方法900与图1为例，在操作S903中，少数载子通过晶体管Q1的第二集极C12与阻抗负载110向参考电压端子VSS放电，因此电流IC2相应产生。
图9中操作S902与操作S903的顺序仅为示意的用途。各种不同的操作S902与操作S903的顺序都在此揭示文件的范畴之内。例如，操作S902与操作S903被有效率同时地执行在各种不同的实施例中。
以图9的方法900与图1为例，在操作S904中，随着电流IC1流经阻抗R2，位于晶体管Q2的基极B2的电压产生。
以图9的方法900与图1为例，在操作S905中，若晶体管Q2的基极-射极电压VBE足以启动晶体管Q2，晶体管Q2将会被启动。相应地，包含晶体管Q1与Q2的硅控整流器(SCR)将会被启动去操作。
为了简单起见，对应至图1中电路100的方法900如前讨论。对应至第2与图3的电路200与300的方法包含对应至图9的方法900的操作，因此在此不再赘述。
基于以上的实施例，在本揭示文件中于晶体管Q1与/或晶体管Q2的基极的少数载子通过阻抗负载110与/或阻抗负载220的至少一分流路径向参考电压端子VSS与/或参考电压端子VDD放电。因此，启动硅控整流器(SCR)所需的晶体管Q1的基极-射极电压VBE与/或晶体管Q2的基极-射极电压VBE增加。相较于前述的作法，在本揭示文件中预防闭锁应的布线区域有效地被节省。
在一些实施例中，半导体装置被揭露其包含第一传导型的第一井，第一传导型的第一区，第二传导型的多个第二区，第二传导型的第三区与第一阻抗负载。第一传导型的第一区位于第一井以及其耦接至第一参考电压端子。第二传导型的多个第二区位于第一井。多个第二区的一区耦接至第一参考电压端子。多个第二区与第一井包含于一结构内其操作为第一晶体管。第二传导型的第三区位于第一井。第一阻抗负载耦接于第三区与第二参考电压端子之间。
在一些实施例中，上述的半导体装置中，第一阻抗负载包含第二传导型的第二井与第一传导型的多个第四区。其中第二井与多个第四区包含于一结构内其操作为第二晶体管，以及多个第四区的一区耦接至第三区，以及另一多个第四区的一区耦接至第二参考电压端子。
在一些实施例中，上述的半导体装置中，第一阻抗负载包含第二传导型的第四区。其中第一井、第三区与第四区包含于一结构内其操作为第二晶体管，以及第四区耦接至第二参考电压端子。
在一些实施例中，上述的半导体装置中，第一阻抗负载包含第一传导型的第二井与第二传导型的多个第四区。其中第二井与多个第四区包含于一结构内其操作为第二晶体管，以及多个第四区的一区耦接至第三区，以及另一多个第四区的一区耦接至第二参考电压端子。
在一些实施例中，上述的半导体装置中，第一阻抗负载包含金属线图案其有第一端子耦接至第三区，以及第二端子耦接至第二参考电压端子。
在一些实施例中，上述的半导体装置还包含第二传导型的第二井、位于第二井的第二传导型的第四区与位于第二井的第一传导型的多个第五区。位于第二井的第二传导型的第四区其耦接至该第二参考电压端子。位于第二井的第一传导型的多个第五区，其中多个第五区的一区耦接至第二参考电压端子，以及多个第五区与第二井包含于一结构内其操作为第二晶体管。
在一些实施例中，上述的半导体装置进一步包含位于第二井的第一传导型的第六区与第二阻抗负载。第二阻抗负载耦接于第六区与第一参考电压端子之间。
在一些实施例中，上述的半导体装置中，第二阻抗负载包含第一传导型的第三井与第二传导型的多个第七区。其中第三井与多个第七区包含于一结构内其操作为第三晶体管，以及多个第七区的一区耦接至第六区，以及另一多个第七区的一区耦接至第一参考电压端子。
在一些实施例中，上述的半导体装置中，第二阻抗附载包含第一传导型的第七区。其中第一井、第六区与第七区包含于一结构内其操作为第三晶体管，以及第七区耦接至第一参考电压端子。
在一些实施例中，上述的半导体装置中，第二阻抗负载包含第二传导型的第三井与第一传导型的多个第七区。其中第三井与多个第七区包含于一结构内其操作为第三晶体管，以及多个第七区的一区耦接至第六区，以及另一多个第七区的一区耦接至第一参考电压端子。
在一些实施例中，上述的半导体装置中，第二阻抗负载包含金属线图案，其金属线图案有第一端子耦接至第六区，以及第二端子耦接至第一参考电压端子。
亦揭露一种电路其包含第一晶体管，第二晶体管与第一阻抗负载。第一晶体管有第一端子其耦接至第一参考电压端子，第二端子耦接至第二参考电压端子，以及控制端子耦接至第一参考电压端子。第二晶体管有第一端子其耦接至第二参考电压端子，第二端子耦接至第一参考电压端子与第一晶体管的控制端子，以及控制端子耦接至第二参考电压端子与第一晶体管的第二端子。第一晶体管还包含第三端子其通过第一阻抗负载耦接至第二参考电压端子。
在一些实施例中，上述的电路中，第一阻抗负载包含被启动的第三晶体管。
在一些实施例中，上述的电路中，第一阻抗负载包含金属线图案或金属布图。
在一些实施例中，上述的电路包含第二阻抗负载，其中第二晶体管还包含第三端子通过第二阻抗负载耦接至第一参考电压端子。
在一些实施例中，上述的电路中，第二阻抗负载包含被启动的第三晶体管。
在一些实施例中，上述的电路中，第二阻抗负载包含金属线图案或金属布图。
亦揭露一种方法其包含如下的操作。电荷从第一参考电压端子通过第一晶体管的第一集极与第二集极向第二参考电压端子放电。第一晶体管的第一集极耦接至第二参考电压端子，以及第一晶体管的第二集极通过第一阻抗负载耦接至第二参考电压端子。
在一些实施例中，上述的方法包含通过第二晶体管的第一集极与第二集极从第二参考电压端子至第一参考电压端子放电。其中第二晶体管的第一集极被耦接至第一参考电压端子，以及第二晶体管的第二集极通过第二阻抗负载被耦接至第二参考电压端子。
在一些实施例中，上述的方法中，放电操作包含从第一参考电压端子通过第一晶体管的第二集极与金属线图案、金属布图、第三晶体管或其组合至第二参考电压端子放电。金属线图案、金属布图、第三晶体管或其组合，其耦接至第一晶体管的第二集极。
虽然本发明的实施例已揭露如上，然其并非用以限定本发明实施例，任何熟悉此技艺者，在不脱离本发明实施例的精神和范围内，当可做些许的更动与润饰，因此本发明实施例的保护范围当以所附的权利要求书所界定的范围为准。