集成电路封装件及其形成方法与流程

本发明的实施例涉及集成电路封装件及其形成方法。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子装置。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在材料层中形成电子组件和元件来制造半导体器件。在单个半导体晶圆上通常制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单独的管芯。然后在多芯片模块或其他类型的封装中来分别封装单独的管芯。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，集成密度的这种改进来自最小部件尺寸的反复减小(例如，朝着亚20nm节点缩小半导体工艺节点)，这允许将更多的组件集成到给定区域。随着对微型化、更高的速度和更大的带宽以及更低的功耗和延迟的需求，已经产生了对半导体管芯的更小和更具创造性的封装技术的需求。

随着半导体技术进一步发展，堆叠半导体器件(例如，三维集成电路(3dic))已经作为有效替代出现以进一步减小半导体器件的物理尺寸。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理电路等的有源电路。两个或多个半导体晶圆可以安装或堆叠在彼此的顶部以进一步减小半导体器件的形状因数。叠层封装(pop)器件是3dic的一种类型，其中，管芯被封装并且之后与一个或多个其他封装管芯封装在一起。封装件上芯片(cop)是3dic的另一张类型，其中，管芯被封装并且之后与一个或多个其他封装管芯封装在一起。

技术实现要素：

本发明的实施例提供了一种形成集成电路封装件的方法，包括：在载体上方形成导电柱；将集成电路管芯附接至所述载体，所述集成电路管芯设置为邻近所述导电柱；在所述导电柱和所述集成电路管芯周围形成密封剂；去除所述载体以暴露所述导电柱的第一表面和所述密封剂的第二表面；在所述第一表面和所述第二表面上方形成聚合物材料；以及固化所述聚合物材料以形成环形结构，其中，所述环形结构的内边缘在平面图中与所述第一表面重叠，并且其中，所述环形结构的外边缘在所述平面图中与所述第二表面重叠。

本发明的另一实施例提供了一种形成集成电路封装件的方法，包括：在载体上方形成导电柱；将集成电路管芯附接至所述载体，所述集成电路管芯设置为邻近所述导电柱；在所述载体上方和所述导电柱周围形成聚合物材料；固化所述聚合物材料以形成环形结构；以及在所述环形结构上方以及所述导电柱和所述集成电路管芯周围形成密封剂。

本发明的又一实施例提供了一种集成电路封装件结构，包括：集成电路管芯；密封剂，沿着所述集成电路管芯的侧壁延伸，所述密封剂具有第一表面和与所述第一表面相对的第二表面；导电柱，延伸穿过所述第一表面和所述第二表面之间的所述密封剂；以及环形结构，设置在所述密封剂的所述第一表面处，所述环形结构在平面图中围绕所述导电柱。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图8是根据一些实施例的在集成电路管芯的制造期间的各个处理步骤的截面图。

图9至图15、图16a、图16b、图17、图18a、图18b、图19a、图19b、图20a和图20b是根据一些实施例的在集成电路封装件的制造期间的各个处理步骤的截面图。

图21至图24、图25a、图25b和图26是根据一些实施例的在集成电路封装件的制造期间的各个处理步骤的截面图。

图27是根据一些实施例的示出形成集成电路封装件的方法的流程图。

图28是根据一些实施例的示出形成集成电路封装件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

将参照上下文中的实施例来描述实施例，即集成电路封装件，诸如集成扇出(info)封装件和包括info封装件的pop封装件。然而，其他实施例也可以应用于其他电连接组件，包括但不限于组件封装、处理衬底、中介层等中或用于任何类型的集成电路或电组件的连接封装或安装组合的叠层封装件组件、管芯至管芯组件、管芯至管芯组件、晶圆至晶圆组件、管芯至衬底组件。

本文描述的各个实施例允许在延伸穿过info封装件的密封剂(诸如例如模塑料)的通孔周围形成保护环。在一些实施例中，保护环允许改进附接至通孔的连接件(诸如例如焊料凸块)的轮廓。在一些实施例中，保护环还允许在实施集成电路封装件的可靠性测试时和/或集成电路封装件的正常运行期间防止或消除密封剂与通孔的分层，底部填充物与连接件的分层，密封剂和/或底部填充物中的裂缝的形成，密封剂和底部填充物之间的裂缝的传播，以及由通孔和相应的连接件形成的接头中的裂缝的形成。本文描述的各个实施例还允许减少制造步骤的数量以及形成集成电路封装件的制造成本。

图1至图8是根据一些实施例的在集成电路管芯的制造期间的各个处理步骤的截面图。参照图1，示出了工件100的部分，工件100具有由划线103(也称为分割线或分割街)分隔开的管芯区101。如下面更详细描述的，将沿着划线103分割工件100以形成单独的集成电路管芯(诸如图3中示出的集成电路管芯801)。在一些实施例中，工件100包括衬底105、位于衬底105上的一个或多个有源和/或无源器件107以及位于衬底105上方的一个或多个金属化层109。

在一些实施例中，衬底105可以由硅形成，但是它也可以由其他iii族、iv族和/或v族元素形成，诸如硅、锗、镓、砷和它们的组合。衬底105也可以是绝缘体上硅(soi)的形式。soi衬底可以包括形成在绝缘体层(形成在硅衬底上，例如，掩埋氧化物等)上方的半导体材料层(例如，硅、锗等)。此外，可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底、它们的任何组合等。在一些实施例中，一个或多个有源和/或无源器件107可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各个n型金属氧化物半导体(nmos)器件和/或p型金属氧化物半导体(pmos)器件。

一个或多个金属化层109可以包括形成在衬底105上方的层间介电层(ild)/金属间介电层(imd)。例如，ild/imd可以通过本领域已知的任何合适的方法(诸如旋涂方法、化学气相沉积(cvd)、等离子体增强cvd(pecvd)、它们的组合等)由低k介电材料形成，诸如磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、fsg、sioxcy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。在一些实施例中，例如，可以使用镶嵌工艺、双镶嵌工艺等在ild/imd中形成互连结构(未示出)。在一些实施例中，互连结构可以包括铜、铜合金、银、金、钨、钽、铝等。在一些实施例中，互连结构可以在形成在衬底105上的一个或多个有源和/或无源器件107之间提供电连接。

在一些实施例中，在一个或多个金属化层109上方形成接触焊盘111。接触焊盘111可以通过一个或多个金属化层109电连接至一个或多个有源和/或无源器件107。在一些实施例中，接触焊盘111可以包括诸如铝、铜、钨、银、金、它们的组合等的导电材料。在一些实施例中，例如，可以使用物理气相沉积(pvd)、原子层沉积(ald)、电化学镀、化学镀、它们的组合等在一个或多个金属化层109上方形成导电材料。随后，图案化导电材料以形成接触焊盘111。在一些实施例中，可以使用合适的光刻和蚀刻技术图案化导电材料。通常，光刻技术涉及沉积光刻胶材料(未示出)，随后照射(曝光)和显影光刻胶材料以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料(诸如接触焊盘111的导电材料)免受随后的处理步骤(诸如蚀刻)的影响。合适的蚀刻工艺(诸如反应离子蚀刻(rie)或其他干蚀刻、各项同性或各向异性湿蚀刻或任何其他合适的蚀刻)或图案化工艺可以应用于导电材料以去除导电材料的暴露部分并且形成接触焊盘111。随后，例如，可以使员工灰化工艺和之后的湿清洗工艺去除光刻胶材料。

仍参照图1，钝化层113形成在衬底105和接触焊盘111上方。在一些实施例中，钝化层113可以包括非可光图案化介电材料的一层或多层，诸如氮化硅、氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等，并且可以使用化学气相沉积(cvd)、pvd、ald、旋涂工艺、它们的组合等形成。在其他实施例中，钝化层113可以包括可光图案化绝缘材料的一层或多层，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)等，并且可以使用旋涂工艺等形成。可以使用与光刻胶材料类似的光刻方法图案化这种可光图案化介电材料。

在一些实施例中，在钝化层113中形成开口115以暴露接触焊盘111的部分。在钝化层113包括非可光图案化介电材料的一些实施例中，可以使用合适的光刻和蚀刻方法图案化钝化层113。在一些实施例中，在钝化层113上方形成光刻胶材料(未示出)。随后照射(曝光)和显影光刻胶材料以去除光刻胶材料的部分。随后，例如，使用合适的蚀刻工艺去除钝化层113的暴露部分以形成开口115。

参照图2，在钝化层113和接触焊盘111上方形成缓冲层201。在一些实施例中，缓冲层201可以包括可光图案化绝缘材料的一层或多层，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等，并且可以使用旋涂工艺等形成。在一些实施例中，图案化缓冲层201以形成开口203并且暴露接触焊盘111。在一些实施例中，可以使用合适的光刻技术形成开口203以将缓冲层201暴露于光。在曝光之后，显影和/或固化缓冲层201。

参照图3，在缓冲层201和开口203上方毯状沉积晶种层301。晶种层301可以包括铜、钛、镍、金、锰、它们的组合等的一层或多层，并且可以通过ald、pvd、溅射、它们的组合等形成。在一些实施例中，晶种层301包括形成在钛层上方的铜层。

参照图4，在晶种层301上方形成图案化的掩模401。在一些实施例中，图案化的掩模401包括光刻胶材料或任何可光图案化材料。在一些实施例中，沉积、照射(曝光)和显影图案化的掩模401的材料以去除材料的部分并且形成开口403，从而形成图案化的掩模401。在示出的实施例中，开口403暴露形成在开口203中的接触焊盘111上方的晶种层301的部分。如下面更详细讨论的，将在开口403中形成导电柱(诸如图5中示出的导电柱501)以提供至接触焊盘111的电连接。

参照图5，在由开口403和203(图4)形成的组合开口中形成导电柱501。在一些实施例中，使用电化学镀工艺、化学镀工艺、ald、pvd、它们的组合等诸如铜、钨、铝、银、金、它们的组合等的导电材料填充组合开口以形成导电柱501。在一些实施例中，导电柱501部分地填充组合开口，并且用焊料材料填充组合开口的剩余部分以在导电柱501上方形成焊料层503。在一些实施例中，焊料材料可以是铅基焊料(诸如pbsn组合物)、无铅焊料(包括insb、锡、银和铜(“sac”)组合物)以及其他共晶材料(具有共同的熔点)并且在电应用中形成导电焊料连接。作为实例，对于无铅焊料，可以使用不同组合物的sac焊料，诸如sac105(sn98.5％、ag1.0％、cu0.5％)、sac305和sac405。无铅焊料也包括sncu化合物(不使用银(ag))以及snag化合物(不使用铜(cu))。在一些实施例中，可以使用蒸发、电化学镀工艺、化学镀工艺、印刷、焊料转移、它们的组合等形成焊料层503。

参照图6，在形成导电柱501和焊料层503之后，去除图案化的掩模401。在一些实施例中，例如，可以使用灰化工艺和之后的湿清洗工艺去除包括光刻胶材料的图案化的掩模401。随后，例如，使用合适的蚀刻工艺去除晶种层301的暴露部分。

参照图7，保护层701形成在导电柱501和相应的焊料层503上方并且围绕导电柱501和相应的焊料层503。在一些实施例中，保护层701可以包括可光图案化绝缘材料的一层或多层，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等，并且可以使用旋涂工艺等形成。在一些实施例中，在形成保护层701之前，可以测试每个管芯区101以识别已知良好管芯(kgd)用于进一步处理。

仍参照图7，在一些实施例中，期望背侧研磨衬底105以例如减小工件100的厚度以及随后形成的集成电路管芯的厚度。在这种实施例中，实施减薄工艺，其中，诸如背侧研磨(bg)胶带的胶带703施加至保护层701的顶面，并且通过研磨、蚀刻、cmp工艺、它们的组合等减薄衬底105的背侧。在一些实施例中，胶带703保护工件100免受由研磨/蚀刻流体和/或碎片引起的污染。

参照图8，在完成上述减薄工艺之后，去除胶带703并且分割工件100以形成单独的集成电路管芯801。在一些实施例中，工件100可以使用粘合剂805附接至框架803以为随后的切割工艺作准备。在一些实施例中，框架803可以是膜框架或任何合适的载体以为随后的操作(诸如切割)提供机械支撑。粘合剂805可以是管芯附接膜、切割膜或任何合适的粘合剂、环氧树脂、紫外(uv)胶(当暴露于uv辐射时失去其粘合性)等，并且可以使用沉积工艺、旋涂、印刷工艺、层压工艺等形成。在一些实施例中，粘合剂805可以具有多层结构并且可以包括释放层(未示出)。在完成分割工艺之后，释放层可以有助于安全地从框架803去除单独的集成电路管芯801。在一些实施例中，释放层可以是uv类型的，在将释放层暴露于uv辐射之后，释放层的粘合强度显著降低。在其他实施例中，释放层可以是热类型的，其中，在将释放层暴露于合适的热源之后，释放层的粘合强度显著降低。在一些实施例中，例如，可以通过锯切、激光烧蚀、它们的组合等将工件100分割成单独的管芯。

如图8所示，每个集成电路管芯801包括单个钝化层(诸如钝化层113)、单个缓冲层(诸如缓冲层201)、两个接触焊盘(诸如接触焊盘111)、两个导电柱(诸如导电柱501)以及单个保护层(诸如保护层701)。本领域技术人员将认识到，钝化层、缓冲层、接触焊盘、导电柱和保护层的数量仅提供用于示例性的目的并且不限制本发明的范围。在其他实施例中，取决于集成电路管芯801的设计需求，每个集成电路管芯801可以包括适当数量的钝化层、缓冲层、接触焊盘、导电柱和保护层。

图9至图15、图16a、图16b、图17、图18a、图18b、图19a、图19b、图20a和图20b是根据一些实施例的在使用图1至图8中制造的集成电路管芯制造集成电路封装件的期间的各个处理步骤的截面图。首先参照图9，在一些实施例中，释放层903形成在载体901上方，并且晶种层905形成在释放层903上方以开始形成集成电路封装件。在一些实施例中，载体901可以由石英、玻璃等形成，并且为随后的操作提供机械支撑。在一些实施例中，释放层903可以包括光热转换(lthc)材料、uv粘合剂、聚合物层等，并且可以使用旋涂工艺、印刷工艺、层压工艺等形成。在释放层903由lthc材料形成的一些实施例中，当暴露于光时，释放层903部分或全部地失去其粘合强度，并且载体901可以容易地从随后形成的结构的背侧去除。在一些实施例中，可以使用与以上参照图3描述的晶种层301类似的材料和方法形成晶种层905，并且为了简洁，在此不再重复描述。在一些实施例中，晶种层905可以具有介于约0.005μm和约1μm之间的厚度。

仍参照图9，在晶种层905上方形成其中具有开口909的图案化的掩模907。在一些实施例中，可以使用与以上参照图4描述的图案化的掩模401类似的材料和方法形成图案化的掩模907，并且为了简洁，在此不再重复描述。

参照图10，在开口909(见图9)中形成导电柱1001。在一些实施例中，可以使用与以上参照图5描述的导电柱501类似的材料和方法形成导电柱1001，并且为了简洁，在此不再重复描述。在一些实施例中，在形成导电柱1001之后，去除图案化的掩模907。在一些实施例中，可以使用与以上参照图6描述的图案化的掩模401类似的方法去除图案化的掩模907，并且为了简洁，在此不再重复描述。随后，去除晶种层905的暴露部分。在一些实施例中，可以使用与以上参照图6描述的晶种层301的暴露部分类似的方法去除晶种层905的暴露部分，并且为了简洁，在此不再重复描述。在一些实施例中，导电柱1001和相应的晶种层905可以称为导电通孔1003。

参照图12，使用粘合层1201将集成电路管芯801附接至释放层903。在一些实施例中，例如，使用拾取和放置装置将集成电路管芯801放置在释放层903上。在其他实施例中，可以人工或使用任何其他合适的方法将集成电路管芯801放置在释放层903上。在一些实施例中，粘合层1201可以包括lthc材料、uv粘合剂、管芯附接膜等，并且可以使用旋涂工艺、印刷工艺、层压工艺等形成。

参照图13，密封剂1301形成在载体901、集成电路管芯801和导电通孔1003上方，并且围绕集成电路管芯801和导电通孔1003。在一些实施例中，密封剂1301可以包括模塑料，诸如环氧化物、树脂、可模制聚合物等。模塑料可以在基本为液体时施加，并且然后可以通过诸如环氧化物或树脂中的化学反应进行固化。在其他实施例中，模塑料可以是作为能够设置在集成电路管芯801和导电通孔1003周围和之间的凝胶或可塑固体施加的紫外(uv)或热固化聚合物。

进一步参照图14，在一些实施例中，使用cmp工艺、研磨工艺、它们的组合等平坦化密封剂1301。在一些实施例中，实施平坦化工艺，直到暴露集成电路管芯801的导电柱501。在一些实施例中，平坦化工艺也可以去除导电柱501上方的焊料层503(见图8)。在一些实施例中，导电柱501的顶面与导电通孔1003的顶面和密封剂1301的顶面基本共面。

参照图15，在集成电路管芯801、导电通孔1003和密封剂1301上方形成再分布结构1501。在一些实施例中，再分布结构1501可以包括绝缘层15031-15033以及设置在绝缘层15031-15033内的再分布层(rdl)15051和15052(包括导线和通孔)。在一些实施例中，可以使用与以上参照图2描述的缓冲层201类似的材料和方法形成绝缘层15031-15033，并且为了简洁，在此不再重复描述。在一些实施例中，可以使用与以上参照图5描述的导电柱501类似的材料和方法形成rdl15051和15052，并且为了简洁，在此不再重复描述。

仍参照图15，在一些实施例中，用于形成再分布结构1501的工艺步骤可以包括使用例如与以上参照图2描述的缓冲层201类似的方法图案化绝缘层15031以在其中形成开口，并且为了简洁，在此不再重复描述。rdl15051形成在绝缘层15031上方和绝缘层15031中的开口中以接触导电通孔1003和导电柱501。rdl15051可以包括各种线/迹线(在绝缘层15031的整个顶面“水平”行进)和/或通孔(“垂直”延伸至绝缘层15031)。在一些实施例中，晶种层(未示出)设置在绝缘层15031上方以及绝缘层15031内的开口中。可以使用与以上参照图3描述的晶种层301类似的材料和方法形成晶种层，并且为了简洁，在此不再重复描述。随后，图案化的掩模(未示出)设置在晶种层上方以限定rdl15051的期望图案。在一些实施例中，可以使用与以上参照图4描述的图案化的掩模401类似的材料和方法形成其中具有开口的图案化的掩模，并且为了简洁，在此不再重复描述。在一些实施例中，通过电化学镀工艺、化学镀工艺、ald、pvd、溅射、它们的组合等在晶种层上形成导电材料。随后，去除图案化的掩模，并且也去除在去除图案化的掩模之后暴露的晶种层的部分。在一些实施例中，可以使用与以上参照图6描述的图案化的掩模401类似的方法去除图案化的掩模，并且为了简洁，在此不再重复描述。在一些实施例中，可以使用与以上参照图6描述的晶种层301的暴露部分类似的方法去除晶种层的暴露部分，并且为了简洁，在此不再重复描述。

仍参照图15，在绝缘层15031和rdl15051上方形成绝缘层15032、rdl15052和绝缘层15033，完成再分布结构1501的形成。在一些实施例中，可以使用与rdl15051类似的方法在绝缘层15032上方形成rdl15052，并且为了简洁，在此不再重复描述。在一些实施例中，rdl15052延伸穿过绝缘层15032并且接触rdl15051的部分。

如图15所示，再分布结构1501包括三个绝缘层(诸如绝缘层15031-15033)和插入在相应的绝缘层之间的两个rdl(诸如rdl15051和15052)。本领域技术人员将认识到，绝缘层的数量和rdl的数量仅提供用于示例性的目的，并且不限制本发明的范围。在其他实施例中，取决于产生的封装器件的设计需求，再分布结构可以包括适当数量的绝缘层和rdl。

仍参照图15，凸块下金属(ubm)1507形成在再分布结构1501上方并且电连接至再分布结构1501。在一些实施例中，可以形成穿过绝缘层15033的一组开口以暴露rdl15052的部分。在一些实施例中，ubm1507可以包括导电材料的多个层，诸如钛层、铜层和镍层。然而，本领域的技术人员将认识到，存在适合于形成ubm1507的材料和层的许多合适的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。可以用于ubm1507的任何合适的材料和材料层完全旨在包括在本申请的范围内。在一些实施例中，连接件1509形成在ubm1507上方并且电连接至ubm1507。在一些实施例中，连接件1509可以是焊料球、可控塌陷芯片连接(c4)凸块、球栅阵列(bga)球、微凸块、化学镀镍/化学镀钯浸金技术(enepig)形成的凸块等。在连接件1509由焊料材料形成的一些实施例中，可以实施回流工艺以将焊料材料成形为期望的凸块形状。在其他实施例中，连接件1509可以是导电柱，可以使用与以上参照图5描述的导电柱501类似的材料和方法形成连接件1509，并且为了简洁，在此不再重复描述。在连接件1509包括导电柱的一些实施例中，连接件1509还可以包括覆盖层，该覆盖层可以形成在导电柱的顶部上。在一些实施例中，覆盖层可以包括焊料、镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等、它们的组合等，并且可以使用电化学镀工艺、化学镀工艺、它们的组合等形成。

参照图16a，在形成连接件1509之后，将产生的结构附接至由框架1611支撑的胶带1609，使得连接件1509接触胶带1609。在一些实施例中，胶带1609可以包括管芯附接膜、切割胶带等。随后，载体901(见图15)从产生的结构分离，并且暴露产生的结构的表面1613。

仍参照图16a，环形结构1607形成在导电通孔1003和密封剂1301的暴露表面上方。在一些实施例中，在如图17所示的平面图中，环形结构1607围绕相应的导电通孔1003。在一些实施例中，通过使用分配装置1601在表面1613上的期望位置上方分配聚合物材料1603来形成环形结构1607。在一些实施例中，聚合物材料1603可以包括可uv固化聚合物材料，诸如环氧树脂、丙烯酸酯、氨基甲酸酯、硫醇、它们的组合等。在一些实施例中，聚合物材料1603可以以液体形式分配在导电通孔1003和密封剂1301之间的界面处或附近。在一些实施例中，分配装置1601可以如箭头1605所示扫描表面1613，并且在表面1613上的期望位置上方分配聚合物材料1603。在一些实施例中，分配装置1601可以包括uv光源。在一些实施例中，在表面1613上的期望位置上方分配聚合物材料1603之后，uv光源可以将分配的聚合物材料1603暴露于uv光。在一些实施例中，uv光的波长可以介于约250nm和约600nm之间。在一些实施例中，uv光源可以将分配的聚合物材料1603暴露于uv光介于约0.1ms和约1ms之间的时间。在uv光的影响下，分配的聚合物材料1603固化并且经受聚合(交联)以使分配的聚合物材料1603硬化。在固化之后，分配的聚合物材料1603形成环形结构1607，使得环形结构1607在导电通孔1003和密封剂1301之间的整个界面延伸。

在其他实施例中，聚合物材料1603可以包括热固性聚合物材料，诸如环氧树脂、聚酰亚胺、它们的组合等。在这种实施例中，可以通过使聚合物材料1603经受合适的热处理来固化聚合物材料1603。在一些实施例中，可以在介于约100℃和约400℃之间的温度下实施热处理。在一些实施例中，热处理可以实施介于约5min和约4h之间的时间。

在一些实施例中，如图16b所示，在形成环形结构1607之后，可以使密封剂1301的暴露表面凹进以暴露导电通孔1003的侧壁。在这种实施例中，环形结构1607接触导电通孔1003的暴露侧壁。在一些实施例中，可以使用诸如例如各向异性干蚀刻工艺的合适的蚀刻工艺使导电通孔1003的暴露表面凹进。在一些实施例中，可以使用包括cf4、o2、n2和它们的组合等的气体的混合物实施合适的蚀刻工艺。如以上更详细描述的，对分配的聚合物材料1603未实施单独的图案化工艺而形成环形结构1607。因此，本文描述的各个实施例允许减少用于形成集成电路封装件的制造步骤的数量以及制造成本。

参照图17，示出了导电通孔1003和相应的环形结构1607的平面图。在一些实施例中，导电通孔1003具有宽度w1。在一些实施例中，环形结构1607具有内径w2和外径w3，使得w3大于w2。在一些实施例中，w2小于w1，并且w1小于w3，使得环形结构1607与导电通孔1003和密封剂1301之间的界面重叠。在一些实施例中，宽度w1介于约20μm和约500μm之间。在一些实施例中，内径w2介于约10μm和约450μm之间。在一些实施例中，外径w3介于约30μm和约600μm之间。在一些实施例中，比率w1/w2介于约1.1和约2.0之间。在一些实施例中，比率w3/w2介于约1.2和约2.5之间。在示出的实施例中，导电通孔1003在平面图中具有圆形形状，并且环形结构1607在平面图中具有环形形状。在其他实施例中，导电通孔1003在平面图中具有椭圆形、正方形、矩形、多边形等。在一些实施例中，导电通孔1003和环形结构1607在平面图中具有类似的形状。例如，在导电通孔1003在平面图中具有椭圆形的一些实施例中，相应的环形结构1607的内边缘和外边缘也具有椭圆形。

参照图18a和图18b，在形成环形结构1607之后，可以分割产生的结构以分别形成单独的集成电路封装件1801a和1801b。集成电路封装件1801a对应于在形成环形结构1607之前未使密封剂1301凹进的实施例。集成电路封装件1801b对应于在形成环形结构1607之前使密封剂1301凹进的实施例。在一些实施例中，例如，可以通过锯切、激光烧蚀方法、它们的组合等来分割产生的结构。随后，可以测试每个集成电路封装件1801a和每个集成电路封装件1801b以识别已知良好封装件(kgp)用于进一步处理。

参照图19a，在一些实施例中，使用延伸穿过环形结构1607中的开口的一组连接件1903将工件1901接合至集成电路封装件1801a以形成堆叠半导体器件1900。在示出的实施例中，工件1901是封装件。在其他实施例中，工件1901可以是一个或多个管芯、印刷电路板(pcb)、封装衬底、中介层等。在工件1901是封装件的一些实施例中，堆叠半导体器件1900是叠层封装件(pop)器件。在工件1901是管芯的其他实施例中，堆叠半导体器件1900是封装件上芯片(cop)器件。在一些实施例中，可以使用与以上参照图15描述的连接件1509类似的材料和方法形成连接件1903，并且为了简洁，在此不再重复描述。在其他实施例中，可以在以上参照图18a描述的分割工艺之前将工件1901接合至集成电路封装件1801a。

仍参照图19a，可以将底部填充材料1905注入或以其他方式形成在工件1901和集成电路封装件1801a之间的间隔中，并且围绕连接件1903。例如，底部填充材料1905可以是分配在结构之间的液体环氧树脂、可变形凝胶、硅橡胶等，并且然后固化以硬化。此外，这种底部填充材料1905可以用于减小对连接件1903的损害并且保护连接件1903。

图19b示出图19a的区域1907的放大截面图。在一些实施例中，密封剂1301和导电通孔1003具有高度h1，并且环形结构1607的最顶表面具有相对于密封剂1301的底面的高度h2。在一些实施例中，高度h2大于高度h1。在一些实施例中，高度h1介于约30μm和约300μm之间。在一些实施例中，高度h2介于约35μm和约350μm之间。在一些实施例中，比率h1/h2介于约0.8和约0.99之间。在一些实施例中，连接件1903的侧壁与导电通孔1003的顶面形成角度α1。在一些实施例中，角度α1小于约70度，诸如在约20度和约50度之间。在一些实施例中，环形结构1607在导电通孔1003与相应的连接件1903之间的界面处将密封剂1301与底部填充材料1905分隔开。在一些实施例中，通过在导电通孔1003与相应的连接件1903之间的界面处形成环形结构1607，可以在对堆叠半导体器件1900实施可靠性测试时和/或在堆叠半导体器件1900的正常运行期间防止或消除密封剂1301与导电通孔1003的分层以及底部填充材料1905与连接件1903的分层。在一些实施例中，通过在密封剂1301和底部填充材料1905之间形成环形结构1607，可以在对堆叠半导体器件1900实施可靠性测试时和/或在堆叠半导体器件1900的正常运行期间防止或消除密封剂1301和/或底部填充材料1905中的裂缝的形成以及密封剂1301和底部填充材料1905之间的裂缝的传播。

参照图20a，在一些实施例中，使用延伸穿过环形结构1607中的开口的一组连接件1903将工件1901接合至集成电路封装件1801b以形成堆叠半导体器件2000。在示出的实施例中，工件1901是封装件。在其他实施例中，工件1901可以是一个或多个管芯、印刷电路板(pcb)、封装衬底、中介层等。在工件1901是封装件的一些实施例中，堆叠半导体器件2000是叠层封装件(pop)器件。在工件1901是管芯的其他实施例中，堆叠半导体器件2000是封装件上芯片(cop)器件。在一些实施例中，可以在以上参照图18b描述的分割工艺之前将工件1901接合至集成电路封装件1801b。在一些实施例中，可以将底部填充材料1905注入或以其他方式形成在工件1901和集成电路封装件1801b之间的间隔中，并且围绕连接件1903。

图20b示出图20a的区域2001的放大截面图。在一些实施例中，密封剂1301具有高度h5，导电通孔1003具有高度h3，并且环形结构1607的最顶表面具有相对于密封剂1301的底面的高度h4。在一些实施例中，高度h4大于高度h3，并且高度h3大于高度h5。在一些实施例中，高度h3介于约30μm和约300μm之间。在一些实施例中，高度h4介于约35μm和约350μm之间。在一些实施例中，高度h5介于约20μm和约290μm之间。在一些实施例中，比率h3/h4介于约0.8和约0.99之间。在一些实施例中，比率h4/h5介于约1.1和约1.5之间。在一些实施例中，连接件1903的侧壁与相应的导电通孔1003的顶面形成角度α2。在一些实施例中，角度α2小于约70度，诸如在约30度和约50度之间。在一些实施例中，环形结构1607在导电通孔1003与相应的连接件1903之间的界面处将密封剂1301与底部填充材料1905分隔开。在一些实施例中，通过在导电通孔1003与相应的连接件1903之间的界面处形成环形结构1607，可以在对堆叠半导体器件2000实施可靠性测试时和/或在堆叠半导体器件2000的正常运行期间防止或消除密封剂1301与导电通孔1003的分层以及底部填充材料1905与连接件1903的分层。在一些实施例中，通过在密封剂1301和底部填充材料1905之间形成环形结构1607，可以在对堆叠半导体器件2000实施可靠性测试时和/或在堆叠半导体器件2000的正常运行期间防止或消除密封剂1301和/或底部填充材料1905中的裂缝的形成以及密封剂1301和底部填充材料1905之间的裂缝的传播。

图21至图24、图25a、图25b和图26是根据一些实施例的在使用图1至图8中制造的集成电路管芯制造集成电路封装件期间的各个处理步骤的截面图。下面参照图21至图24、图25a、图25b和图26描述的实施例与以上参照图9至图15、图16a、图16b、图17、图18a、图18b、图19a、图19b、图20a和图20b描述的实施例类似，使用相同的参考标号标记相同的元件。

参照图21，在一些实施例中，释放层903形成在载体901上方，导电通孔1003形成在释放层903上方，并且集成电路管芯801附接至释放层903。在一些实施例中，导电通孔1003包括晶种层905和位于晶种层905上方的导电柱1001。在一些实施例中，可以使用如以上参照图9至图12描述的方法形成图21中示出的结构，并且为了简洁，在此不再重复描述。

仍参照图21，在形成导电通孔1003并且将集成电路管芯801附接至释放层903之后，环形结构2101形成在释放层903上方并且围绕导电通孔1003。在一些实施例中，通过使用分配装置1601在释放层903上的期望位置上方分配聚合物材料1603来形成环形结构2101。在一些实施例中，分配装置1601可以如箭头1605所示扫描释放层903，并且在释放层903上的期望位置上方以液体形式分配聚合物材料1603。在一些实施例中，聚合物材料1603可以包括可uv固化聚合物材料，诸如环氧树脂、丙烯酸酯、氨基甲酸酯、硫醇、它们的组合等。在一些实施例中，分配装置1601可以包括uv光源。在一些实施例中，在释放层903上的期望位置上方分配聚合物材料1603之后，uv光源可以将分配的聚合物材料1603暴露于uv光。在一些实施例中，uv光的波长可以介于约250nm和约600nm之间。在一些实施例中，uv光源可以将分配的聚合物材料1603暴露于uv光介于约0.1ms和约1ms之间的时间。在uv光的影响下，分配的聚合物材料1603固化并且经受聚合(交联)以使分配的聚合物材料1603硬化。在固化之后，分配的聚合物材料1603形成环形结构2101。在一些实施例中，环形结构2101的暴露表面可以是非平坦表面，诸如凹形表面(见图25b)。

在其他实施例中，聚合物材料1603可以包括热固性聚合物材料，诸如环氧树脂、聚酰亚胺、它们的组合等。在这种实施例中，可以通过使聚合物材料1603经受合适的热处理来固化聚合物材料1603。在一些实施例中，可以在介于约100℃和约400℃之间的温度下实施热处理。在一些实施例中，热处理可以实施介于约5min和约4h之间的时间。如以上更详细描述的，对分配的聚合物材料1603未实施单独的图案化工艺而形成环形结构2101。因此，本文描述的各个实施例允许减少用于形成集成电路封装件的制造步骤的数量以及制造成本。

参照图22，示出了导电通孔1003和相应的环形结构2101的平面图。在一些实施例中，导电通孔1003具有宽度w4。在一些实施例中，环形结构2101具有内径w4和外径w5，使得w5大于w4。在一些实施例中，内径w4介于约10μm和约450μm之间。在一些实施例中，外径w5介于约30μm和约600μm之间。在一些实施例中，比率w4/w5介于约0.2和约0.99之间。在一些实施例中，导电通孔1003可以完全设置在环形结构2101中的开口内。在示出的实施例中，导电通孔1003在平面图中具有圆形形状，并且环形结构2101在平面图中具有环形形状。在其他实施例中，导电通孔1003在平面图中具有椭圆形、正方形、矩形、多边形等，并且环形结构2101的内边缘和外边缘在平面图中可以具有椭圆形、正方形、矩形、多边形等。在一些实施例中，导电通孔1003和环形结构2101在平面图中具有类似的形状。例如，在导电通孔1003在平面图中具有椭圆形的一些实施例中，相应的环形结构1607的内边缘和外边缘也可以具有椭圆形。

参照图23，密封剂1301形成在载体901、集成电路管芯801和导电通孔1003上方，并且围绕集成电路管芯801和导电通孔1003。随后，平坦化密封剂1301，使得集成电路管芯801的导电柱501的顶面与导电通孔1003的顶面和密封剂1301的顶面基本共面。在一些实施例中，可以使用如以上参照图13和图14描述的方法形成和平坦化密封剂1301，并且为了简洁，在此不再重复描述。

仍参照图23，在平坦化密封剂1301之后，在集成电路管芯801、导电通孔1003和密封剂1301上方形成再分布结构1501。随后，凸块下金属(ubm)1507形成在再分布结构1501上方并且电连接至再分布结构1501，并且连接件1509形成在ubm1507上方并且电连接至ubm1507。在一些实施例中，可以使用如以上参照图15描述的方法形成再分布结构1501、ubm1507和连接件1509，并且为了简洁，在此不再重复描述。

参照图24，在一些实施例中，将产生的结构附接至由框架1611支撑的胶带1609，使得连接件1509接触胶带1609。在实施例中，胶带1609可以包括管芯附接膜、切割胶带等。随后，载体901(见图23)从产生的结构分离，并且分割产生的结构以形成单独的集成电路封装件2400。在一些实施例中，例如，可以通过锯切、激光烧蚀、它们的组合等来分割产生的结构。随后，可以测试每个集成电路封装件2400以识别已知良好封装件(kgp)用于进一步处理。

参照图25a，在一些实施例中，使用连接至相应的导电通孔1003的一组连接件1903将工件1901接合至集成电路封装件2400以形成堆叠半导体器件2500。在示出的实施例中，工件1901是封装件。在其他实施例中，工件1901可以是一个或多个管芯、印刷电路板(pcb)、封装衬底、中介层等。在工件1901是封装件的一些实施例中，堆叠半导体器件2500是叠层封装件(pop)器件。在工件1901是管芯的其他实施例中，堆叠半导体器件2500是封装件上芯片(cop)器件。在其他实施例中，可以在以上参照图24描述的分割工艺之前将工件1901接合至集成电路封装件2400。

仍参照图25a，可以将底部填充材料1905注入或以其他方式形成在工件1901和集成电路封装件2400之间的间隔中，并且围绕连接件1903。在一些实施例中，可以使用参照图18a描述的方法形成底部填充材料1905，并且为了简洁，在此不再重复描述。

图25b示出图25a的区域2501的放大截面图。在一些实施例中，与密封剂1301接触的环形结构2101的表面可以是非平坦表面，诸如凹形表面。在一些实施例中，环形结构2101在导电通孔1003与相应的连接件1903之间的界面处将密封剂1301与底部填充材料1905分隔开。在一些实施例中，通过在导电通孔1003与相应的连接件1903之间的界面处形成环形结构2101，可以在对堆叠半导体器件2500实施可靠性测试时和/或在堆叠半导体器件2500的正常运行期间防止或消除密封剂1301与导电通孔1003的分层以及底部填充材料1905与连接件1903的分层。在一些实施例中，通过在密封剂1301和底部填充材料1905之间形成环形结构2101，可以在对堆叠半导体器件2500实施可靠性测试时和/或在堆叠半导体器件2500的正常运行期间防止或消除密封剂1301和/或底部填充材料1905中的裂缝的形成以及密封剂1301和底部填充材料1905之间的裂缝的传播。

图26示出了通过使用连接至相应的导电通孔1003的一组连接件1903将工件1901接合至集成电路封装件2601形成的堆叠半导体器件2600。在一些实施例中，可以使用与以上参照图21至图24描述的集成电路封装件2400类似的方法形成集成电路封装件2601，使用相同的参考标号标记相同的元件，并且为了简洁，在此不再重复描述。在示出的实施例中，邻近的环形结构2101合并以形成合并的环形结构2101。在一些实施例中，合并的环形结构2101在邻近的导电通孔1003之间延伸，使得面向远离底部填充材料1905的合并的环形结构2101的表面包括凹形表面。在邻近的导电通孔1003之间的距离小于单独的环形结构2101的宽度(测量为环形结构2101的外径和内径之间的差)的两倍的一些实施例中，邻近的单独的环形结构2101可以彼此接触并且可以合并以形成合并的环形结构2101。

图27是根据一些实施例的示出形成集成电路封装件的方法2700的流程图。方法2700开始于步骤2701，其中，如以上参照图9至图11描述的，在载体(诸如图11中示出的载体901)上方形成一个或多个导电柱(诸如图11中示出的导电通孔1003)。在步骤2703中，如以上参照图12描述的，将一个或多个集成电路管芯(诸如图12中示出的集成电路管芯801)附接至载体。在步骤2705中，如以上参照图13和图14描述的，在一个或多个导电柱和一个或多个集成电路管芯周围形成密封剂(诸如图14中示出的密封剂1301)。在步骤2707中，如以上参照图16a和图16b描述的，去除载体。在步骤2709中，如以上参照图16a和图16b描述的，在一个或多个导电柱和密封剂上方分配聚合物材料(诸如图16a和图16b中示出的聚合物材料1603)。在步骤2711中，如以上参照图16a和图16b描述的，固化聚合物材料以形成围绕相应的导电柱的一个或多个环形结构(诸如图16a和图16b中示出的环形结构1607)。

图28是根据一些实施例的示出形成集成电路封装件的方法2800的流程图。方法2800开始于步骤2801，其中，如以上参照图21描述的，在载体(诸如图21中示出的载体901)上方形成一个或多个导电柱(诸如图21中示出的导电通孔1003)。在步骤2803中，如以上参照图21描述的，将一个或多个集成电路管芯(诸如图21中示出的集成电路管芯801)附接至载体。在步骤2805中，如以上参照图21描述的，在载体上方和一个或多个导电柱周围分配聚合物材料(诸如图21中示出的聚合物材料1603)。在步骤2807中，如以上参照图21描述的，固化聚合物材料以形成围绕相应的导电柱的一个或多个环形结构(诸如图21中示出的环形结构2101)。在步骤2809中，如以上参照图23描述的，在一个或多个环形结构上方以及一个或多个导电柱和一个或多个集成电路管芯周围形成密封剂(诸如图23中示出的密封剂1301)。

根据实施例，一种方法包括：在载体上方形成导电柱；将集成电路管芯附接至载体，集成电路管芯设置为邻近导电柱；在导电柱和集成电路管芯周围形成密封剂；去除载体以暴露导电柱的第一表面和密封剂的第二表面；在第一表面和第二表面上方形成聚合物材料；以及固化聚合物材料以形成环形结构，其中，环形结构的内边缘在平面图中与第一表面重叠，并且其中，环形结构的外边缘在平面图中与第二表面重叠。在实施例中，聚合物材料包括可uv固化聚合物材料。在实施例中，固化聚合物材料包括将聚合物材料暴露于uv光。在实施例中，聚合物材料包括可热固化聚合物材料。在实施例中，固化聚合物材料包括对聚合物材料实施热处理。在实施例中，方法还包括：在去除载体之前，在导电柱、集成电路管芯和密封剂上方形成再分布结构，再分布结构电连接至导电柱和集成电路管芯。在实施例中，方法还包括：在形成聚合物材料之前，使密封剂凹进以暴露导电柱的侧壁。在实施例中，环形结构的至少部分沿着导电柱的侧壁延伸。在实施例中，通过环形结构中的开口暴露导电柱的至少部分。

根据另一实施例，一种方法包括：在载体上方形成导电柱；将集成电路管芯附接至载体，集成电路管芯设置为邻近导电柱；在载体上方和导电柱周围形成聚合物材料；固化聚合物材料以形成环形结构；以及在环形结构上方以及导电柱和集成电路管芯周围形成密封剂。在实施例中，聚合物材料包括可uv固化聚合物材料。在实施例中，固化聚合物材料包括将聚合物材料暴露于uv光。在实施例中，聚合物材料包括可热固化聚合物材料。在实施例中，固化聚合物材料包括对聚合物材料实施热处理。在实施例中，方法还包括：在导电柱、集成电路管芯和密封剂上方形成再分布结构，再分布结构电连接至导电柱和集成电路管芯。在实施例中，方法还包括：在形成再分布结构之后，去除载体以暴露导电柱的第一表面和环形结构的第二表面。在实施例中，第一表面和第二表面基本齐平。在实施例中，环形结构和密封剂之间的界面是非平坦的。

根据又另一实施例，一种结构包括：集成电路管芯；密封剂，沿着集成电路管芯的侧壁延伸，密封剂具有第一表面和与第一表面相对的第二表面；导电柱，延伸穿过第一表面和第二表面之间的密封剂；以及环形结构，设置在密封剂的第一表面处，环形结构在平面图中围绕导电柱。在实施例中，导电柱的第三表面与密封剂的第一表面基本齐平，其中，环形结构的内边缘在平面图中与第三表面重叠，并且其中，环形结构的外边缘在平面图中与第一表面重叠。在实施例中，结构还包括延伸至环形结构中的开口的焊料区，焊料区电连接至导电柱。在实施例中，导电柱的至少部分在密封剂的第一表面之上延伸，并且其中，环形结构的至少部分沿着导电柱的侧壁延伸。在实施例中，导电柱的第三表面与环形结构的第四表面基本齐平。在实施例中，环形结构和密封剂之间的界面是非平坦的。

可以包括其他部件和工艺。例如，可以包括测试结构以辅助id封装或3dic器件的验证测试。例如，测试结构可以包括形成在再分布层中或衬底上的测试焊盘，其允许id封装或3dic器件的测试，探针和/或探针卡的使用等。可以对中间结构以及最终结构实施验证测试。此外，本文公开的结构和方法可以与测试方法结合使用以增加产率和降低成本，测试方法包括已知良好管芯的中间验证。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。