包括具有主驱动和旁路晶体管的共源共栅电路的电子设备的制作方法

本实用新型涉及电子设备，并且更具体地，涉及包括具有主驱动和旁路晶体管的共源共栅电路的电子设备。

背景技术：

共源共栅电路可包括高侧晶体管和低侧晶体管，其中电路通常由提供给低侧晶体管的栅极的信号控制。高侧晶体管可包括GaN高电子迁移率晶体管(HEMT)，并且低侧晶体管可包括Si金属-绝缘体-半导体场效应晶体管(MISFET)。由于电路被设计为在更高的驱动电流下操作，所以泄漏电流将同样增加。在更高的温度下，GaN HEMT的泄漏电流低于Si MISFET。随着时间推移，GaN HEMT的泄漏电流和动态导通状态电阻增加。期望进一步改进以减少泄漏电流并且延长GaN HEMT在共源共栅构型中的工作寿命。

技术实现要素：

本实用新型要解决的问题是减少晶体管的泄漏电流并延长其工作寿命。

根据本实用新型的一个方面，提供了电子设备。电子设备包括第一晶体管，该第一晶体管包括漏极电极、具有第一栅极长度的栅极电极、和源极电极；以及第二晶体管，该第二晶体管包括漏极电极、具有小于第一栅极长度的第二栅极长度的栅极电极、和源极电极，其中第一晶体管和第二晶体管的漏极电极彼此耦接，第一晶体管和第二晶体管的栅极电极彼此耦接，并且第一晶体管和第二晶体管的源极电极彼此耦接。

在一个实施方案中，电子设备还包括第三晶体管，其中第三晶体管的漏极电极耦接到第一晶体管和第二晶体管的源极电极，并且第三晶体管的源极电极耦接到第一晶体管和第二晶体管的栅极电极，并且第一晶体管和第二晶体管是耗尽型晶体管，并且第三晶体管是增强型晶体管。

在另一个实施方案中，第一晶体管具有第一有效沟道宽度，第二晶体管具有第二有效沟道宽度，并且第一有效沟道宽度为第二有效沟道宽度的至少11倍。

在又一个实施方案中，电子设备还包括沟道层；以及覆盖在沟道层上面并且具有凹部的阻挡层，其中在凹部内的第一位置处，阻挡层具有第一厚度，并且在凹部之外的第二位置处，阻挡层具有大于第一厚度的第二厚度，其中第一晶体管的栅极电极在第一位置处覆盖在沟道层和阻挡层上面，并且第二晶体管的第二栅极电极在第二位置处覆盖在沟道层和阻挡层上面。

在再一个实施方案中，第一晶体管包括第一沟道层，第二晶体管包括第二沟道层，并且第一沟道层和第二沟道层被配置为具有不同的导通状态电子密度。

在另外的实施方案中，第一晶体管具有第一栅极电极到漏极电极距离，并且第二晶体管具有小于第一栅极电极到漏极电极距离的第二栅极电极到漏极电极距离。

在另一个实施方案中，当第一晶体管和第二晶体管的栅极电极处于相同电压下时，与第一晶体管相比，第二晶体管具有较高的泄漏电流。

在另一个方面，提供了电子设备。电子设备包括第一晶体管，该第一晶体管包括漏极电极、栅极电极和源极电极；以及第二晶体管，该第二晶体管包括漏极电极、栅极电极和源极电极，其中第一晶体管和第二晶体管的漏极电极彼此耦接，第一晶体管和第二晶体管的栅极电极彼此耦接，并且第一晶体管和第二晶体管的源极电极彼此耦接，并且第一晶体管具有第一有效沟道宽度，第二晶体管具有第二有效沟道宽度，并且第一有效沟道宽度为第二有效沟道宽度的至少11倍。

在一个实施方案中，与第二晶体管相比，第一晶体管包括更多个晶体管结构。

在另一个实施方案中，与第一晶体管相比，第二晶体管具有较高的泄漏电流，其中第一晶体管和第二晶体管的栅极电极处于相同电压下。

通过本实用新型实现的技术效果是实现了具有当晶体管具有不同的物理或电性质时，其中两个晶体管并联连接的电子设备。

附图说明

在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。

图1包括共源共栅电路的示意图，该共源共栅电路包括主驱动高侧晶体管，与主驱动高侧晶体管并联连接的旁路晶体管，以及低侧晶体管。

图2包括共源共栅电路的示意图，该共源共栅电路包括主驱动高侧晶体管，与主驱动高侧晶体管并联连接的旁路晶体管，以及低侧晶体管。

图3包括半桥电路的示意图，该半桥电路包括共源共栅电路，其中共源共栅电路中的每个包括类似于图2所示的共源共栅电路。

图4包括共源共栅电路的主驱动高侧晶体管的剖视图。

图5包括对于不同厚度的氮化硅膜，夹断电压相对于栅极长度的曲线图。

图6包括共源共栅电路的旁路晶体管的剖视图，其中共源共栅电路包括图4的主驱动高侧晶体管。

图7包括共源共栅电路的替代主驱动高侧晶体管的剖视图。

图8包括共源共栅电路的另外替代旁路晶体管的剖视图，其中共源共栅电路包括图4的主驱动高侧晶体管。

技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施方案。

具体实施方式

提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其他实施方案。

术语“化合物半导体”旨在意指包含至少两种不同元素的半导体材料。示例包括SiC、SiGe、GaN、InP、AlvGa(1-v)N、CdTe等等。III-V半导体材料旨在意指包含至少一种三价金属元素和至少一种15族元素的半导体材料。III-N半导体材料旨在意指包含至少一种三价金属元素和氮的半导体材料。13族-15族半导体材料旨在意指包括至少一种13族元素和至少一种15族元素的半导体材料。

术语“载体杂质”旨在意指(1)当作为受体时，化合物内的杂质，与化合物内的所有阳离子的至少90％相比较，该杂质具有不同化合价状态，或(2)作为供体时，化合物内的杂质，与化合物内的所有阴离子的至少90％相比较，该杂质具有不同化合价。例如，C、Mg和Si为相对于GaN的受体，因为它们可捕集电子。如本文所用，Al不是相对于GaN的载体杂质，因为Al和Ga具有3+化合价。载体杂质可有意地添加，或者可作为天然产生杂质或作为形成包括杂质的层的结果存在。受体和供体为相反载体类型的载体杂质。

在本说明书中，沿晶体管的源极电极和漏极电极之间的方向测量沟道长度和栅极长度。沿垂直于沟道长度的方向测量晶体管的沟道宽度。

尽管层或区域在本文可描述为供体杂质类型或受体杂质类型，但技术人员理解杂质类型可为相反的并且根据本发明描述也为可能的。

除非相反地明确规定，否则术语“载体杂质浓度”或“载体杂质的浓度”在指代层、膜或区域时，旨在意指此类层、膜或区域的平均浓度。

为了附图的清楚，设备结构的某些区域诸如掺杂区或介电区可以被示为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。

术语“在...上”、“覆盖在上面”和“在...上方”可用于指示两种或更多种元件彼此直接物理接触。然而，“在...上方”也可意指两种或更多种元件彼此不直接接触。例如，“在...上方”可意指一种元件在另一种元件之上，但元件彼此不接触并且可在这两种元件之间具有另一种或多种元件。

对应于元素周期表中的列的族编号基于2011年1月21日版IUPAC元素周期表。

术语“高电压”在提及层、结构或设备时，意指此类层、结构或设备可跨接此类层、结构或设备(例如，在处于断开状态的晶体管的源极与漏极之间)经受至少150V差值而不表现出介电击穿、雪崩击穿等。

术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。

另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。

词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)(以及针对半导体掺杂浓度至多百分之二十(20％))的差值为合理差值。

除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。

电子设备可包括具有第一栅极电极的第一晶体管以及具有第二栅极电极的第二晶体管。第一晶体管和第二晶体管可以并联布置电连接，其中晶体管具有一个或多个不同的特性。例如，与第二栅极电极相比，第一栅极电极可具有更长的栅极长度；与在第一栅极电极下方相比，阻挡层在第二栅极电极下方可较薄；与第一晶体管相比，第二晶体管可具有较小的栅极到漏极距离；与第一晶体管相比，第二晶体管可具有较高的泄漏电流，等等。在具体实施方案中，第一晶体管可为主驱动晶体管从，并且第二晶体管可为旁路晶体管。

共源共栅电路可包括主驱动高侧晶体管、旁路晶体管和低侧晶体管，其中主驱动高侧晶体管和旁路晶体管以并联关系配置。当处于关断状态时，共源共栅电路被配置为使得比起任何具体主驱动高侧晶体管，更多的泄漏电流可流过旁路晶体管。流过这样的具体主驱动高侧晶体管的较低泄漏电流有助于降低主驱动高侧晶体管的劣化，并允许动态导通状态电阻(RDSON)在主驱动高侧晶体管的工作寿命内更慢地增加，并且提供主驱动高侧晶体管的更长的工作寿命。通过下面更详细描述的实施方案，可更好地理解电路和益处。在阅读本说明书后，技术人员将认识到，实施方案是示例性的，并且不限制所附权利要求的范围。

图1包括共源共栅电路100的电路示意图，该共源共栅电路包括主驱动高侧晶体管120、旁路晶体管130和低侧晶体管140。下面更详细地描述旁路晶体管130的意义。在一个实施方案中，晶体管120和130是耗尽型晶体管，并且低侧晶体管140是增强型晶体管。在替代实施方案中，低侧晶体管140是耗尽型晶体管。在具体实施方案中，晶体管120和130中的每个是耗尽型HEMT，并且低侧晶体管140是Si MISFET。在另一个实施方案中，低侧晶体管140是增强型HEMT。在一个实施方案中，晶体管120和130的漏极耦接到相对高电压电源端子112，晶体管120和130的源极在中间节点118处耦接到低侧晶体管140的漏极，并且低侧晶体管140的源极耦接到相对低电压电源端子114以及晶体管120和130的栅极。低侧晶体管140的栅极可耦接到共源共栅电路控制端子116，该共源共栅电路控制端子可连接到共源共栅电路控制模块(未示出)，该共源共栅电路控制模块可包括栅极驱动器电路。

在共源共栅电路100中，当电路100处于其关断状态时，与主驱动高侧晶体管120相比，旁路晶体管130被设计成具有更多的泄漏电流。因此，与没有旁路晶体管130的共源共栅电路相比，主驱动高侧晶体管120将具有穿过其的较小泄漏电流。因此，主驱动高侧晶体管120将具有较少的劣化并且具有较长的寿命。在具体实施方案中，旁路晶体管130可被设计成更好地匹配低侧晶体管140的泄漏电流。

当共源共栅电路100处于其导通状态时，与旁路晶体管130相比，显著更多的电流流过主驱动高侧晶体管120。因此，主驱动高侧晶体管120携带相对高电压电源端子112和中间节点118之间的大部分电流。

共源共栅电路100中的主驱动高侧晶体管120具有显著大于旁路晶体管130的沟道宽度的沟道宽度。主驱动高侧晶体管120的沟道宽度为旁路晶体管130的沟道宽度的至少11倍、至少20倍或至少50倍。在一个实施方案中，主驱动高侧晶体管120的沟道宽度为旁路晶体管130的沟道宽度的至多1×106倍。对于任何具体晶体管结构，沟道宽度可通过计算源极区和漏极区之间的有源区的面积并将这样的面积除以源极区和漏极区之间的距离来确定。

图2包括共源共栅电路200的电路示意图，该共源共栅电路类似于共源共栅电路100，不同之处在于主驱动高侧晶体管120被替换为多个主驱动高侧晶体管。图2包括主驱动高侧晶体管221至226；然而，可使用更多或更少的主驱动高侧晶体管。主驱动高侧晶体管和旁路晶体管130的漏极彼此耦接，主驱动高侧晶体管和旁路晶体管130的栅极彼此耦接，并且主驱动高侧晶体管和旁路晶体管130的源极彼此耦接。对于共源共栅电路100和200，旁路晶体管130和低侧晶体管140中的每个可包括一个晶体管，或者可包括以类似于图2的主驱动高侧晶体管221至226的方式连接的一组晶体管结构。

共源共栅电路200中的该组主驱动高侧晶体管具有有效沟道，该有效沟道的沟道宽度显著大于旁路晶体管130的沟道宽度。对于共源共栅电路200中的该组主驱动高侧晶体管，有效沟道宽度是该组主驱动高侧晶体管内的单独主驱动高侧晶体管的沟道宽度的总和。共源共栅电路200中的主驱动高侧晶体管结构的有效沟道宽度为旁路晶体管130的沟道宽度的至少11倍、至少30倍或至少70倍。在一个实施方案中，该组主驱动高侧晶体管的有效沟道宽度为旁路晶体管130的沟道宽度的至多1×106倍。在具体实施方案中，对于旁路晶体管130的每个晶体管结构，该组主驱动高侧晶体管可包括超过100个晶体管结构。

图3包括半桥电路300的电路示意图，该半桥电路包括在开关节点313处彼此耦接的上部共源共栅电路310和下部共源共栅结构360。虽然未示出，但负载、无源部件、另一个合适的部件或它们的任何组合可耦接到开关节点313。此类无源部件可有助于减少开关节点313处的振荡或其他不利影响。

在如图所示的实施方案中，共源共栅电路310和360中的每个类似于共源共栅电路200。共源共栅电路310包括主驱动高侧晶体管321至324、旁路晶体管330和低侧晶体管340。低侧晶体管340在中间节点318处耦接到主驱动高侧晶体管321至324和旁路晶体管330。共源共栅电路360包括主驱动高侧晶体管371至374、旁路晶体管380和低侧晶体管390。低侧晶体管390在中间节点368处耦接到主驱动高侧晶体管371至374和旁路晶体管390。在另一个实施方案中，更多或更少的主驱动高侧晶体管可用于共源共栅电路310和360中的任一者或两者。在另外的实施方案中，共源共栅电路310和360中的任一者或两者可具有更加类似于共源共栅电路100的设计。

对于图3所示的实施方案中的共源共栅电路330和360中的每个，主驱动高侧晶体管和旁路晶体管的漏极彼此耦接，主驱动高侧晶体管和旁路晶体管的栅极彼此耦接，并且主驱动高侧晶体管和旁路晶体管130的源极彼此耦接。

在具体实施方案中，相对于图1至图3所述的电路中的耦接的任一者或多者可呈电连接的形式。例如，主驱动高侧晶体管和旁路晶体管的源极可在中间节点处电连接到低侧晶体管的漏极。在另一个示例中，主驱动高侧晶体管和旁路晶体管的栅极可电连接到低侧晶体管的源极。

主驱动高侧晶体管和旁路晶体管之间的结构差异可允许实现电子性质，这允许主驱动高侧晶体管的较少劣化和较长寿命。如下文将更详细地描述，与主驱动高侧晶体管相比，对于旁路晶体管而言，栅极长度相对较小；相对较薄的阻挡层可位于旁路晶体管的栅极电极之下；对于旁路晶体管而言，栅极到漏极距离较小；或者可使用旁路晶体管和主驱动高侧晶体管之间的另一个差异。

图4包括工件的一部分的剖视图，该工件包括主驱动高侧晶体管结构400。工件可包括基本上与主驱动高侧晶体管结构400相同的其他主驱动高侧晶体管结构。主驱动高侧晶体管结构400可包括衬底410、半导体堆叠420和介电层440。衬底410可包括硅、蓝宝石(单晶Al2O3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本上单晶的材料等。可根据将随后在衬底410上方形成的半导体堆叠420的组成，来选择沿着主表面的具体材料和晶体取向的选择。

半导体堆叠420可包括缓冲层422、沟道层424和阻挡层426。半导体堆叠420内的层中的每个可包括III-N半导体材料，并且在具体实施方案中包括AlxGa(1-x)N，其中0≤x≤1。缓冲层422的组成可取决于沟道层424的组成。缓冲层422的组成可作为厚度的函数改变，使得缓冲层422越靠近衬底410其铝含量相对越高，并且越靠近沟道层424其镓含量相对越高。在具体实施方案中，靠近衬底410的缓冲层422中的阳离子(金属原子)含量可为10％至100％Al，其余为Ga，并且靠近沟道层424的缓冲层422中的阳离子含量可为0％至50％Al，其余为Ga。缓冲层422可具有在大约1微米至5微米范围内的厚度。

沟道层424可包括AlyGa(1-y)N，其中0≤x≤0.1，并且具有在大约20nm至4000nm范围内的厚度。在具体实施方案中，沟道层424为可掺杂有电子受体掺杂物的GaN层。阻挡层426可用于帮助减小污染物或其他材料在阻挡层426和介电层440下面的一个或多个层之间迁移的可能性。在具体实施方案中，阻挡层426可包括AlyGa(1-y)N，其中0.05≤y≤0.3。阻挡层426可具有在大约2至30nm范围内的厚度。使用外延生长技术形成半导体堆叠420，并且因此沟道层424和阻挡层426、以及缓冲层422的至少一部分可以是单晶的。在具体实施方案中，含金属膜可使用金属有机化学气相沉积形成。在另一个实施方案中，可使用半导体堆叠420的不同组成，例如InAlGaN、InP等。

介电层440可包括栅极介电膜、中间膜和封盖膜。未示出介电层440内的不同膜以简化对如本文所述的概念的理解。在一个实施方案中，可形成栅极介电膜以保护存在于衬底410上方的底层。在一个实施方案中，栅极介电膜可包括氮化硅、氧化铝、氧化锆、氧化铪、氧化铌、另一种合适的介电材料，或它们的任何组合，并具有在5nm至60nm范围内的厚度。当蚀刻封盖膜时，中间膜可充当蚀刻停止层。在一个实施方案中，中间膜可包含AlN并且具有在2nm至20nm范围内的厚度。封盖膜可保护栅极介电膜。在一个实施方案中，封盖膜可包含氮化硅并且具有在20nm至500nm范围内的厚度。在另一个实施方案中，介电层440可包括更少或更多的膜，所述膜具有如上所述的相同或不同组成。在中间膜包括AlN时，可通过在氧化环境(诸如，O2、N2O等)中氧化中间膜的一部分来形成任选的Al2O3膜(未示出)。介电层440或介电层440的任何膜可使用化学气相技术或物理气相技术形成。

在一个实施方案中，形成半导体堆叠420，以及介电层440的膜中的至少一个，而不将工件暴露于空气或另一种含氧气体。因此，可形成层和膜而在层和膜中的任一者之间的界面处具有很少的氧化物或不存在氧化物。在另一个实施方案中，可在形成膜或层中的任何一者或多者之间将工件暴露于空气。如果在成品的设备中不保留界面氧化物，则界面氧化物可在还原环境中进行还原或蚀刻，例如，背部溅射，以在形成后续层或膜之前移除界面氧化物。在再一个实施方案中，可形成并保留氧化物膜。例如，在形成栅极介电膜之后，可在形成封盖膜之前将工件暴露于空气。

形成源极电极462、漏极电极464和栅极电极466。在一个实施方案中，将介电层440图案化以限定暴露阻挡层426的接触开口。还可移除阻挡层426中的一些或全部。源极电极422和漏极电极424可形成在接触开口内。

可将封盖膜图案化以限定延伸穿过栅极电极466的介电层440的厚度中的至少一些的开口。在限定开口时，中间膜可以或可以不被图案化。栅极电极466形成在开口内。在另一个实施方案中，介电层440可类似于耗尽型晶体管被图案化。

导电层可被沉积并图案化以形成栅极电极466。在一个实施方案中，栅极电极466可具有与栅极介电膜的临界栅极长度相同或大于其的栅极长度。临界栅极是这样的栅极长度，其中对于具体漏极电流(例如，1微安)，较长栅极长度不会显著影响夹断电压，并且较短栅极长度显著影响夹断电压。图5包括为了实现1微安的漏极电流，夹断电压相对于栅极长度的模拟的曲线图。如图5可见，临界栅极长度受到栅极介电膜的组成和厚度的影响。对于20nm厚的氮化硅膜(例如，Si3N4)，临界栅极长度为约0.5微米，并且对于40nm厚的氮化硅膜(例如，Si3N4)，临界栅极长度为约1.0微米。栅极长度的上限可由其他因素确定，诸如栅极电极466和漏极电极464之间的足够间距，以减小栅极到漏极电容、晶体管结构400的尺寸、晶体管结构400的开关速度，等等。在一个实施方案中，栅极长度为1微米至10微米的范围。

在另外的实施方案中，封盖膜可如前所述被图案化，并且在形成栅极电极466之前，中间膜可被氧化或者氧化膜可形成在开口内。在阅读本说明书后，技术人员将能够选择栅极电极466的形成工艺以满足具体应用的需要或需求。

图6包括工件的另一部分的剖视图，该工件包括旁路晶体管结构600。旁路晶体管结构600可基本上与主驱动高侧晶体管结构400相同，不同之处在于栅极电极666的栅极长度小于主高侧晶体管结构400的栅极电极466的栅极长度。在一个实施方案中，栅极电极666的栅极长度小于栅极介电膜的临界栅极长度。对于20nm厚的氮化硅膜(例如，Si3N4)，栅极长度小于约0.5微米，并且对于40nm厚的氮化硅膜(例如，Si3N4)，栅极长度小于约1.0微米。栅极长度的下限可由其他因素确定，诸如光刻工具的分辨率、旁路晶体管的可接受泄漏电流等。在一个实施方案中，栅极长度为10nm至1微米的范围。

当栅极电极400和600上的电压相同时，与晶体管结构400相比，晶体管结构400和600的组合可允许晶体管结构600具有较高的泄漏电流。在具体示例中，栅极介电膜包括氮化硅并且具有40nm的厚度，并且栅极电极466和666的栅极长度可分别为1.0微米和0.5微米。当栅极电极466和666处于-13.0V下时，晶体管结构400具有小于1微安的漏极电流，并且晶体管结构600具有大于1微安的漏极电流。因此，与旁路晶体管结构600相比，主驱动晶体管结构400具有更低的泄漏电流。因此，旁路晶体管结构600可帮助允许主驱动晶体管结构400具有较少劣化和较长工作寿命。

在另一个实施方案中，与主驱动晶体管结构相比，对于旁路晶体管结构而言，在旁路晶体管结构的栅极电极下方的阻挡层厚度可能更薄。图7包括替代实施方案的剖视图，其示出工件的一部分，该工件包括主驱动高侧晶体管结构700。主驱动高侧晶体管结构700可基本上与主驱动高侧晶体管结构400相同，不同之处在于阻挡层726薄于主高侧晶体管结构400的阻挡层426。在一个实施方案中，可在旁路晶体管结构700的栅极电极766附近蚀刻阻挡层726，以在栅极电极766下方的阻挡层726中形成凹槽。在一个实施方案中，阻挡层726可具有在阻挡层426的厚度的10％至90％范围内的厚度。与旁路晶体管结构相比，较薄的阻挡层726导致夹断电压更高(更接近0V)。因此，阻挡层726可帮助允许主驱动晶体管结构700具有较少劣化和较长寿命。

在另一个实施方案(未示出)中，两个不同阻挡层可被沉积，使得在旁路晶体管结构的栅极电极下方的阻挡层的厚度小于在主驱动高侧晶体管的栅极电极下方的阻挡层的厚度。

在另外的实施方案中，栅极到漏极距离在旁路晶体管结构和主驱动晶体管结构之间可不同。图8包括替代实施方案的剖视图，其示出工件的一部分，该工件包括旁路晶体管结构800。旁路晶体管结构800可基本上与主驱动高侧晶体管结构400相同，不同之处在于旁路晶体管结构的栅极电极866和漏极电极464之间的栅极到漏极距离小于主驱动高侧晶体管结构400的栅极电极466和漏极电极464之间的栅极到漏极距离。类似于减小的栅极长度和较薄的阻挡层，与主驱动高侧晶体管结构400相比，旁路晶体管结构800可具有较高的泄漏电流。因此，旁路晶体管结构800可帮助允许主驱动晶体管结构400具有较少劣化和较长工作寿命。

在另一个实施方案(未示出)中，主驱动高侧晶体管结构和旁路晶体管结构可被配置为在沟道层内具有不同的导通状态电子密度。导通状态电子密度可受到阻挡层(厚度保持不变)中的铝含量，沟道层(厚度保持不变)中的电子供体浓度或两者的影响。阻挡层中的铝含量、沟道层中的电子供体浓度、或两者的增加都降低了沟道层内的导通状态电子密度和夹断电压(当施加负电压以夹紧晶体管时，晶体管结构的夹断电压将远离0V)。在一个实施方案中，旁路晶体管结构的阻挡层中的铝含量可高于主驱动高侧晶体管结构的阻挡层中的铝含量。在另一个实施方案中，旁路晶体管结构的沟道层中的电子供体浓度可高于主驱动高侧晶体管结构的沟道层中的电子供体浓度。

可进行进一步处理以制备基本上完成的电子设备。可形成一个或多个层间介电(ILD)层以及一个或多个互连层面。互连件可被使用并且形成场电极以改善电子设备的性能。在完成的电子设备中，源极电极462电连接到低侧晶体管的漏极(在图4、图6、图7和图8中以D/140指示)，栅极电极466、666、766和866电连接到低侧晶体管140的源极(在图4、图6、图7和图8中以S/140指示)并且漏极电极464电连接到高压电源端子112。

当在低侧晶体管140的栅极处施加诸如+5V至+15V的正电压时，共源共栅电路被导通，并且当在低侧晶体管140的栅极处施加0伏或负电压时，该共源共栅电路被关断。当处于关断状态时，共源共栅电路被配置为使得比起任何具体主驱动高侧晶体管结构，更多的泄漏电流可流过旁路晶体管。流过这样的具体主驱动高侧晶体管结构的较低泄漏电流有助于降低主驱动高侧晶体管结构的劣化，允许动态RDSON在主驱动高侧晶体管结构的工作寿命内更慢地增加，并且提供主驱动高侧晶体管的更长的工作寿命。一些实施方案可以相对简单的栅极掩模变化(例如，栅极电极的宽度或位置)来实现。其他实施方案可增加掩膜操作、沉积或这两者。在阅读本说明书之后，技术人员将能够确定实现本文所述的益处中的任何一种或多种以最好地满足具体应用、制造工艺流程等的需要或需求的方式。

许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。

实施方案1.一种电子设备，其可包括第一晶体管，该第一晶体管包括漏极电极、具有第一栅极长度的栅极电极和源极电极；以及第二晶体管，该第二晶体管包括漏极电极、具有小于第一栅极长度的第二栅极长度的栅极电极和源极电极，其中第一晶体管和第二晶体管的漏极电极彼此耦接，第一晶体管和第二晶体管的栅极电极彼此耦接，并且第一晶体管和第二晶体管的源极电极彼此耦接。

实施方案4.实施方案1的电子设备，还包括第三晶体管，其中第三晶体管的漏极电极耦接到第一晶体管和第二晶体管的源极电极，并且第三晶体管的源极电极耦接到第一晶体管和第二晶体管的栅极电极。

实施方案5.实施方案4的电子设备，其中第一晶体管和第二晶体管是耗尽型晶体管，并且第三晶体管是增强型晶体管。

实施方案6.实施方案4的电子设备，其中第一晶体管和第二晶体管在相同管芯上，并且第三晶体管在不同管芯上。

实施方案7.实施方案4的电子设备，还包括第四晶体管、第五晶体管和第六晶体管，其中：

第四晶体管和第五晶体管的漏极电极耦接到第三晶体管的源极电极；

第四晶体管和第五晶体管的栅极电极耦接到第六晶体管的源极电极；并且

第四晶体管和第五晶体管的源极电极耦接到第六晶体管的漏极电极。

实施方案8.实施方案1的电子设备，其中第一晶体管具有第一有效沟道宽度，第二晶体管具有第二有效沟道宽度，并且第一有效沟道宽度为第二有效沟道宽度的至少11倍。

实施方案9.实施方案1的电子设备，还包括：

沟道层；和

覆盖在沟道层上面并且具有凹部的阻挡层，其中在凹部内的第一位置处，阻挡层具有第一厚度，并且在凹部之外的第二位置处，阻挡层具有大于第一厚度的第二厚度，

其中：

第一晶体管的栅极电极在第一位置处覆盖在沟道层和阻挡层上面；并且

第二晶体管的第二栅极电极在第二位置处覆盖在沟道层和阻挡层上面。

实施方案10.实施方案1的电子设备，其中第一晶体管包括第一沟道层，第二晶体管包括第二沟道层，并且第一沟道层和第二沟道层被配置为具有不同的导通状态电子密度。

实施方案11.电子设备可包括：

沟道层；

覆盖在沟道层上面并且具有凹部的阻挡层，其中在第一位置处，阻挡层具有第一厚度，并且在与第一位置间隔开的第二位置处，阻挡层具有小于第一厚度的第二厚度；

在第一位置处覆盖在沟道层和阻挡层上面的第一晶体管的栅极电极；以及

在第二位置处覆盖在沟道层和阻挡层上面的第二晶体管的栅极电极。

实施方案12.实施方案11的电子设备，还包括栅极介电层，其中栅极介电层对于第一晶体管和第二晶体管具有基本上相同的厚度和组成。

实施方案13.电子设备可包括：

包括漏极电极、栅极电极和源极电极的第一晶体管；以及

包括漏极电极、栅极电极和源极电极的第二晶体管，

其中：

第一晶体管和第二晶体管的漏极电极彼此耦接，第一晶体管和第二晶体管的栅极电极彼此耦接，并且第一晶体管和第二晶体管的源极电极彼此耦接；并且

第一晶体管具有第一有效沟道宽度，第二晶体管具有第二有效沟道宽度，并且第一有效沟道宽度为第二有效沟道宽度的至少11倍。

实施方案14.实施方案13的电子设备，其中第一有效沟道宽度为第二有效沟道宽度的至少50倍。

实施方案15.实施方案13的电子设备，其中与第二晶体管相比，第一晶体管包括更多个晶体管结构。

实施方案16.实施方案15的电子设备，其中第一晶体管包括比第二晶体管多至少50个的晶体管结构。

实施方案17.实施方案16的电子设备，其中第二晶体管包括单个晶体管结构。

实施方案18.实施方案13的电子设备，还包括第三晶体管，其中第三晶体管的漏极电极耦接到第一晶体管和第二晶体管的源极电极，并且第三晶体管的源极电极耦接到第一晶体管和第二晶体管的栅极电极。

实施方案19.实施方案18的电子设备，其中第一晶体管和第二晶体管是耗尽型晶体管，并且第三晶体管是增强型晶体管。

实施方案20.实施方案13的电子设备，其中与第一晶体管相比，第二晶体管具有较高的泄漏电流，其中第一晶体管和第二晶体管的栅极电极处于相同电压下。

注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。

上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。

本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。